Перейти к содержанию
Поиск
    

ilya79

Свой
 Профиль  Обзор контента

  • Постов

    180

  • Зарегистрирован

  • Посещение

 Тип контента 

Сообщения, опубликованные ilya79

  5. Опубликовано · Пожаловаться

    Рассматриваются как специалисты с опытом работы так и выпускники (возможно студенты старших курсов)

     

    Требования к студентам или выпускникам:

    1) Технический ВУЗ.

    2) Знание основ электроники.

    3) Желательно программирование на С/C++

    4) Желательно (но не обязательно Verilog или VHDL)

     

    Требования к кандидату (с опытом работы):

    1) Высшее техническое образование.

    2) Опыт работы с ПЛИС. Желательно - Xilinx.

    3) Знание Verilog или VHDL.

     

    Зарплата:

    1) Для студентов или выпускников 27 т.р. на испытательный срок (3 мес), далее по результатам работы.

    2) Для кандидатов с опытом работы, зарплата по результатам собеседования (до 50-60 т.р.).

    Все указанные зарплаты без вычета налога, т.е. на руки на 13% меньше.

     

    Работа в г. Москва в районе м. Авиамоторная. 33 центр ОАО РКС.

    Присылайте резюме на [email protected]

  6. Опубликовано · Пожаловаться

    Нужен на постоянную работу разработчик устройств цифровой обработки на ПЛИС (Xilinx V4-V5).

    Требования:

    - знание Verilog или VHDL;

    - знание C++;

    - опыт работы 5 лет и более;

    - техн англ;

    желательно:

    - опыт работы с MicroBlaze;

    - опыт в области помехоустойчивого кодирования (LDPC, турбо-коды);

    - опыт разработки и отладки систем цифровой связи (с прямым расширением спектра особенно) ;

    - выпускник РТФ ;

     

    Работа г. Москва в районе м. Авиамоторная. Зарплата по результатам собеседования. Для достойных кандидатов з.п. от 40 т.р. до 55 т.р. на испытательный срок. Вся зарплата белая. Возможность капрьерного роста.

    Для связи [email protected]

  7. Опубликовано · Пожаловаться

    На самом деле выбраковка в ПЛИС существует, и у Xilinx она называется EasyPath: вы присылаете свой дизайн (или два), и под него находятся чипы из выбраковки, битые блоки которых на конкретный дизайн не влияют.

    А мужики-то в Xilinx и не знают что у них такое есть!

    http://www.xilinx.com/products/silicon_sol...ypath/index.htm

    В двух словах EasyPath быстрый перевод ПЛИС->БМК.

     

    Относительно самого вопроса вот ссылка на патент

    http://www.patentstorm.us/patents/6984533-description.html

    Обратите внимание на авторов:

    Inventor(s)

    Ramon R. Regos

    Alelie T. Funcell

    Assignee

    Xilinx, Inc.

     

    Most integrated circuit devices are advertised as operating at a given speed. These devices are available in only one speed grade (unless older devices at a lower speed grade are still available). During manufacturing, if an acceptable speed is not achieved, the die is marked as bad and discarded.

    However, some products, such as FPGAs, are offered in multiple speed grades, and the higher speed grades are sold at higher prices. It is desirable from the point of view of such a manufacturer to sell each device at the highest possible price while meeting the advertised speed grade.

    Customers who buy integrated circuit devices available at several speed grades typically want them in a particular kind of package and want them to operate at a selected speed. In the past, when a customer orders parts and specifies the package and speed grade, the dice that have been tested and found good are packaged into the desired package, then tested for speed.

  9. Опубликовано · Пожаловаться

    Мне кажется что качественно тут оценить уже сложно, нужны цифры. Вы собираетесь демодулировать M-PSK сигнал(т.е. Es/N0 положительное, если некодированная передача то >9 дБ ) и при этом опасаетесь за ухудшение сигнал шум при оценке частоты, но оценка частоты будет происходить на всей длинне блока и соответсвенно чем длиннее блок тем и выше энергетика для оценки. Вопрос в том позволит ли длинна блока и скорость изменения частоты сигнала (если она есть) победить потери за счет нелинейной обработки шума.

    P. S. вроде статья по похожей проблеме

    00266080.pdf

  10. Опубликовано · Пожаловаться

    >>Требуется оценить несущую частоту и ее начальную фазу для фрагмента сигнала с M-PSK модуляцией

     

    Оценить частоту- а почему нельзя использовать БПФ ?

    Оценка фазы M-PSK -т.к фаза неизвестна то вроде надо смотреть в сторону оптимального некогерентного приема, а затем вычисление фазы через отношение сигнала на квадратурах, но там то же возведение в ^2.

  11. Опубликовано · Пожаловаться

    >>Спасибо за хороший совет. Но у меня возникла следующая проблема: ISE7.1. Как открыть bit файл >>FPGA Editor' ом? Вроде открывается только *.ncd... Для ncd проекта добавляю probe, он разводится >>на выбранный пин, нажимаю bitgen ... и FPGA Editor вылетает... Что бы это могло быть?

     

    Пардон очепятался, конечно ncd файл. Вылетание FPGA Editora болезнь Xilinx на протяжении многих лет. Средства борьбы:

    1. Поставить последний service pack для данной версии.

    2. Перед каждой операцией сохраняться( точно не помню как но FPGA Editor после вылета попросит recovery file)

  13. Опубликовано · Пожаловаться

    >>ChipScope и осцилограф - разные вещи. Так что вопрос по прежнему актуальный.

    Открываете bit файл в FPGA Editor, где-то в меню должно быть fpga-probes(точно не помню где)

    выбираете нужную цепь(из всех имеющихся в ПЛИС, правда некоторые цепи могли-быть оптимизированы) выбираете любой не занятый пин в проекте, нажимаете autorote, тут же выбираете bitgen и имеете новый bit файл с выведенным сигналом на выбранный пин.

  14. Опубликовано · Пожаловаться

    >>Virtex 5 FDLLHFMSMAX = 550MHz

    Формально можно использовать входной DDR =550x2 . Ну а если по делу, то конечно я думаю что на SpartanII это просто не решаемо, а на V5 с большим гемороем (и то не факт).

  15. Опубликовано · Пожаловаться

    С кварцевого генератора подается тактовый сигнал на вход кристалла.

    далее он проводится через DCM.

     

    Проблема в том что на выходе DCM тактвый сигнал есть, но при этом loc стоит в нуле!

     

    Кто сталкивался? Как бороться?

    1. Какие параметры тактового сигнала F, дрожание ?

    2. В каком режиме работает DCM ?

    3. Если пункт 1 удовлетворяет требованиям Xilinx, то попробуйте принудительно reset-ить DCM после загрузки.

  17. Опубликовано · Пожаловаться

    des00>>Насчет IDELAY ну во первых все это тоже плавает в температуре и требует подстройки

     

    Немного запоздало, но хотелось бы возразить, если про Xilinx :

    ug070.pdf стр-319 ->

     

    IDELAY is a 64-tap, wraparound, delay element with a fixed, guaranteed tap resolution

    (see Virtex-4 Data Sheet). It can be applied to the combinatorial input path, registered input

    path, or both. IDELAY allows incoming signals to be delayed on an individual basis. The

    delay element is calibrated to provide an absolute delay value (TIDELAYRESOLUTION)

    independent of process, voltage, and temperature variation. !!!!

     

    Как они это могут обеспечить сам не понимаю :)

  18. Опубликовано · Пожаловаться

    Кто нибудь пользуется ? Написал простенький сдвиговый регистр , все нечего даже синтезируется, но

    почему если убрать инициализацию регистра(shiftval="10101010") все выкидывается ? И наконец почему синтезируется регистр шириной 9 бит вместо 8 ? Agility один большой сплошной глюк или "я не умею его готовить" ?

     

    Текст srl.sc.h файла

    //-------------------------------------------------------------------------------------------------------//

    #include <systemc.h>

     

    SC_MODULE (srl_sc)

    {

    sc_in<bool> clk;

    sc_in< sc_lv<8> > din;

    sc_out< sc_lv<8> > dout;

     

    sc_lv<8> shiftval [16];

     

    void proc_signals();

     

    SC_CTOR(srl_sc)

     

    {

     

    SC_THREAD(proc_signals);

    sensitive << clk.pos();

     

    }

     

    Текст srl.sc.cpp файла

    //-----------------------------------------------------------------------------------------------------------------//

     

    #include "srl.sc.h"

     

    void srl_sc::proc_signals()

    {

    int i;

     

    //------- start up value -------------//

    for(i=0;i<16;i++){shiftval="10101010";}

    wait();

     

    //------ main clock cycle -----------//

    while(1)

    {

     

    for(i=15;i>0;i--){ shiftval=shiftval[i-1];}

    shiftval[0] = din.read();

    dout.write(shiftval[15]);

     

    wait();

    }

    }

     

     

    void ag_main()

    {

    /*

    * An instance of the top level module

    */

    srl_sc top_level("top_level");

    }

  20. Опубликовано · Пожаловаться

    ОС Windows XP, c MinGW.

    Вылетает configure c ошибкой

    configure: error: "sorry...architecture not supported"

    Может кто сталкивался ?

     

    P.S. Собирать под VC не хочеться (место на винте для установки VC просто не хватает :) )

  23. Опубликовано · Пожаловаться

    Есть следующие ebook-и по помехоустойчивому кодированию:

    W.Сary Huffman Vera Pless "Fundamentals of Error-Correcting Codes" Cambridge University Press 2003

    Tood K. Moon "Error Correction Coding" Willey&Sons 2005

    The Theory of Error-Correcting Codes -- MacWilliams, Sloane [rus]

     

    Если что надо скажите залью.

     

    P.S. разыскивается Lin, Costello Error Contorl Coding: Fundamentals and Applications

    любого года издания но лучше последнего(2005 :) )

  24. Опубликовано · Пожаловаться

    >>С модуларом не все так просто (задуман он кстати не для ускорения а для возможности >>"ннезависимой" работы нескольких трудящихся над одним проектом), на "земных" проектах этап >>сборки всех модулей соизмерим по времени с работой PAR в обычном режиме

     

    Немного не в тему, но в защиту Modular(проект в Spartan3 1500 Slices~90%):

    Без Modular PAR time ~14-15 min

    Сборка top в Modular+ измененный модуль ~7-8 min

×
×
  • Создать...