maxics

"a" имеет высший приоритет. Рассмотрим случай a=1 и одновременно c =1. Получаем 1100. И что мы будем делать? others в этом случае не подходит. В моем случае необходимо рассматривать интервалы, т.е. например для первого случая это от 1000 до 11111 (независимо какие b c d делаем определенное действие, т.к. a=1. )

Вписываю как std_logic_vector . При синтезе ошибка: Choise must be discrete range.

Так выдает ошибку. Заработало когда перед Sel поставил conv_integer: signal a : std_logic; signal b : std_logic; signal c : std_logic; signal d : std_logic; signal sel : std_logic_vector(3 downto 0); ... sel(3)<=a; sel(2)<=b; sel(1)<=c; sel(0)<=d; case (conv_integer(sel(3 downto 0))) is when 8 to 15 => ......... when 4 to 7 => ......... when 2 to 3 => ......... when 1 => ......... when others => ......... end case; end if;

Ваш код в моем случае не работает. Есть процесс в котором реализован автомат на if then. В одном из состояний находятся операторы выбра. if a='1' then elsif b='1' then elsif c='1' then elsif d='1' then else Они мне не подходят из-за того, что кушают много логики. Хочу переделать тоже самое с case. Пример моего процесса process(clk) if (clk'event and clk='1') then if state="001" then ................... end if; if state="010" then ................... end if; if state="011" then sel(3)<=a; sel(2)<=b; sel(1)<=c; sel(0)<=d; case sel(3 downto 0) is when 8 to 15 => ......... when 4 to 7 => ......... when 2 to 3 => ......... when 1 => ......... when others => ......... end case; end if; .................................. Повторю вопрос. Какой тип данных при этом должны иметь: a,b,c,d, и sel?

Хочу вместо вложенных условных операторов вида: if a='1' then elsif b='1' then elsif c='1' then elsid d='1' then else ........ написать: sel(3)<=a; sel(2)<=b; sel(1)<=c; sel(0)<=d; case sel(3 downto 0) is when 8 to 15 => ......... when 4 to 7 => ......... when 2 to 3 => ......... when 1 => ......... when others => ......... end case; какой тип данных при этом должны иметь: a,b,c,d, и sel?

Это понятно. Можно-ли это сделать без тестбенча?

В окне где выводятся все сигналы, нажимаю правой кнопкой мыши на шину, есть меню Force Constant(можно задать только одно значение на всем интервале моделирования) и Force Clock (можно задать только два значения на всем интервале моделирования по переднему и заднему фронту). Как задать переменные значения шине в ISIM, например 02 0A 0B FF BC 01 ?

Спасибо вам большое за развернутый ответ. Попробую...

DDR2 - Micron, Virtex-6 SX315 ff1556. Развел плату, перед тем как отдать в производство решил проверить все пины. Все линии с DDR2 завел на 13 и 14 банки. Создал проект, создал ядро MIG. Выбрал Fixed Pin Out и решил подключить пины на которые я завел эти линии. Не тут-то было! Signal Group: Data он мне дал завести на 13 и 14 банк, а вот Signal Group: Adress (24 пина) не даёт, предлагая для этого другие банки. Почему так? Можно-ли это обойти? В дополнение к сигналам DDR, MIG просит подключить: SYS_RST, PHY_INIT_DONE, ERROR, SYS_CLK, и CLK_REF. С DDR2 эти сигналы не приходят. Откуда их брать?

0.7мм может и не критично... Есть несколько дифф. пар с разницей линий 2 мм. Хотя это тоже примерно 12 пс. Думаю что делать, выравнивать или оставить как есть.

Спасибо за ответ! Как-то так? На сколько "вреднее" для сигнала (250 Мгц) сделать такую петлю по сравнению с разностью длин?

Если вы про параметр Matched Lenght, то он не работает. Пробовал выставлять нужное соответствие, но он разводит также как и без этого параметра. Как лучше руками подогнать длины?

Не могли бы вы привести пример как это делает альтиум. Работаю в P-Cad 2006. Там такого нет.

Как правильно выравнивать длину линий дифф. пары? Например: имеем clk_p (40 мм) и clk_n(40.7 мм). Частота 250 Мгц. Как в этом случае увеличить длину clk_p на 0.7 мм, чтобы длина линий в дифф. паре была одинаковой?

Хотелось бы на этой. Если на след., то когда? Какая будет цена за 3 шт.?

Куплю 3-5 шт. XC3S400AN-4FTG256C. Срочно! Партия должна прийти на след. неделе. Готов купить или взять взаймы до след. недели за вознаграждение.

Т.е все таки так ?

Т.е. так?

Пункт 5.2. SuperSpeed Differential Routing даташита гласит: для сигналов USB_SSTXM , USB_SSTXP, USB_SSRXM and USB_SSRXP необходимо "The transmitter diff pair requires 0.1-μF coupling caps for proper operation". Т.е в разрез каждой линии нужно поставить по кондеру номиналом 0,1 мкФ? Правильно я понял?

Чем вам мой стек не понравился?

Сигналы LVDS 1.8V. Параметры толщин среднестатические.

Необходимо подключить высокоскоростное АЦП к ПЛИС. От АЦП идет 16 диф. пар на частоте 250 МГц. Слои расположены в следующем порядке: Sig1 GND PWR1 GND Sig2 GND PWR2 GND Sig3 На каком слое лучше проводить трассировку: Sig1 или Sig2?

Сделал плату, все работает. Встал вопрос приема данных с этой АЦП. Пробовал тупо защелкивать по переднему и заднему фронту. Ничего хорошего не получилось. Посоветуйте как правильно принимать Serial LVDS по обоим фронтам.

У Virtex-6 есть выводы под встроенное АЦП (System monitor). Если я не собираюсь его использовать, нужно-ли подключать ножки AVDD,AVSS VREFP, VREFN к питанию. Такой же вопрос по поводу питания неиспользуемых банков VCCO

Из документа понял, что GEN1 И GEN2 можно будет сделать и на 100 Мгц. Про 250 Мгц написано. Говорится,что ее использования уменьшает джиттер TX.