vovic
-
Постов
43 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные vovic
-
-
Не врубился в чем сложность-то? Что-бы до пенсии работы хватило? :)
Большая разрядность оцифровки или приемлемые интерфейсы крайне экзотические?
И напишите еще пожалуйста что за компания и где находится (похоже что где-то на Урале)?
-
Можно из Квартуса запустить симуляцию проекта в Modelsim`е - Квартус сгенерит Verilog или VHDL описание проекта :) . Только файл с описанием проекта будет трудночитаемым, но XILINX может быть поймет.
-
Можно попробовать MAX961(MAX962) - фронты порядка 2-3 нс - иногда даже давить приходится. :)
-
У меня вопрос. Данная проблема характерна только для Циклонов, или для всех семейств с ФАПЧ?
У Стратикса то же самое.
Про Стратикс ссылочку пожалуйста, а то видел только про Циклон.
-
Сходи сюда, тут много примеров.
-
По шагам
1. Посмотри лекции (или учебник) и найди как устроены двоичные счетчики.
2. Нарисуй пятиразрядный счетчик.
3. При появлении числа 26 в двоичном виде надо устроить сброс счетчика в ноль (простая схема на элементе "И")
4. Сигнал сброса лучше пропустить через D-триггер, а уже затем на сброс основных триггеров счетчика. Этот же сигнал будет поделенной частотой.
А структурную схему нарисуешь сам :)
-
ENOB = 18 бит (ENOB - Effective Number Of Bits) на синусоидальном сиганале в 7-8 МГц требуется джиттер не более 50 fs.
ENOB требовался 16 бит(SNR порядка 100 дБ) соответственно и АЦП на 18 бит, правда от этого сильно легче не становится :)
-
Автор исходного вопроса не уточнил, что именно ему надо, поэтому сделать окончательный вывод о нужности/ненужности, возможности/невозможности 18 бит на мегагерцах тут нельзя.
Уточнял - для радиомодема, кажется коротковолнового - сигнал с замираниями и прочие сложности. Уточнение было то-ли в этом топике(и пропало в начале апреля) то-ли в соседнем (можно поискать по нику DLR)
-
Вот в этом разделе форума есть две ветки по данному вопросу (небезрезультатных :) )
-
Ну, батенька, вы попали! :)
Ну можно снизить до 10 МГц, но разрядность НЕЛЬЗЯТогда предлагаю снизить до 1 МГц и поставить AD7641 (18 бит 2 МГц) - новейший АЦП, только запускается в производство :)
А вообще куда нужны такие частоты с таким отношением сигнал-шум?
Бывший DLRЭто что, раздвоение личности? Или пароль потерялся?
-
Без проблем такой АЦП точно не купить, даже если найти, а последнее на мой взгляд пока фантастика - самый ближайший к приведенным требованиям АЦП это AD10677 от Analog Devices - 16 бит 65 МГц. Но что-то мне подсказывает, что надо пересмотреть техническое задание - наверняка все гораздо проще и можно обойтись АЦП попроще.
-
Отцифровать без компьютера можно с помощью ADV7183 и ADV7185 от Analog Devices - поймут сигнал прямо с камеры. Правда надо будет приделать еще и цифровой интерфейс к монитору (он кстати с цифровым входом или нет?) и схему управления.
Однако если хочется делать какую-либо обработку видеоизображения в реальном времени, то лучше сразу заняться DirectX SDK в части DirectDraw, чтобы построить нужную цепочку фильтров для обработки и вывода изображения.Маленькая ошибочка - вместо DirectDraw надо копать DirectShow.
-
Обычно ставим по одному чипу 0.1 мкФ на каждый вывод питания, хотя некоторые фирмы советуют для надежности ставить пару 0.1 и 0.01 мкФ на каждый вывод питания :) - если есть место на плате, то можно даже и так!
-
Присоединяюсь к проекту и беру на себя "PowerPlay Power Analyzer" - занимался недавно по работе, поэтому мне проще будет перевести эту главу.
-
Решение первое (некрасивое): а - вход сигнала, b - выход строба, b=a xor lcell(a)
Количеством lcell-ов регулируется длина строба.
Решение второе (еще хуже): поставить на входе ПЛИС схемку из инвертора и дифференцирующей RC-цепочки... И долго развлекаться с величинами R и C.
-
Всегда присутствуют подводные камни а вот их за 3 месяца ну никак не выучить :-(.
Подводные камни - это на всю жизнь, поэтому не стоит их бояться - все равно столкнетесь :)
САМАЯ ГЛАВНАЯ РЕКОМЕНДАЦИЯ звучит весьма буднично: весь дизайн должен быть СИНХРОННЫМ.Э-эх, вашими бы устами мед пить, а у нас какой-то м#$%к придумал тактовую частоту отключать в моменты, когда девайс вроде бы не должен работать, а девайсу иногда в это время подпихивают параметры для работы :( . Потому приходиться изгаляться с асинхронной частью - Quartus плачется, ругается но мы упорно заставляем его жрать этот кактус :) .
-
Я сомневаюсь, что это кусок кремния.
Аппаратное ядро - это именно кусок кремния, а точнее область на кристалле с жестко заданной структурой. Синтезируемое ядро - это описание на HDL, которое компилируется вместе с твоим проектом - получается тот самый файл, который и зашивают в ПЛИС. В зависимости от ресурсов ПЛИС, синтезируемоу ядро может иметь немного разную структуру - разное количество регистров, блоки аппаратного умножения и.т.д.
-
После того как "винтовую" четырехслойку залакировал и сушил возле эл. нагревателя, она перешла из категории "винтовой" в категорию "весловой"
Может стоит её еще раз отлакировать и просушить, повернув другой стороной к нагревателю? Глядишь и выпрямится! :)
А где конкретно в Рязани заказываете платы - на "Красном знамени" или на "Приборном заводе". Мы заказываем на "Красном" - платы и "винтом" и "веслом", но попадаются и нормальные :)
-
Кстати, по миомо ASIC и технологий "конвертации" FPGA в полуASIC/полуFPGA (Atmel, Altera), наши (в смысле соотечественникм) "вояки" то же ковыряют в направлении переноса проекта FPGA в БМК. В последих (ко мне пришедших) журналах КТ про это цикл статей.
Номер КТ от 1 февраля, тема номера "В тылу прогресса".
Ссылка на конкретную статью:http://offline.computerra.ru/2005/576/37494/
У нас в лаборатории было очень активное обсуждение этой статьи, даже начальнику подсунули :) , но в общем решили, что нам это не надо, а то и противопоказано :) .
-
Warning: Feature Netlist Optimizations is not available with your current license
Глупый вопрос: А другую лицензию подсунуть не пробовал? У меня Web Edition так не ругается :)
-
1) В Quartus`e имеется туториал (доступен из меню Help->Tutorial) и имеется готовый демонстрационный проект (в отдельной директории)
так и не смог найти выходной файл после компиляции2) Web Edition с комплектной лицензией (Evalution) не создает выходных файлов - нужна либо полноценная лечилка, либо попросить Web-лицензию у Alter`ы (Меню Квартуса Tools->License Setup->Web license upgrade) - регистрируешься и получаешь нормальную лицензию на полгода :)
-
:bb-offtopic:
Обратите внимание: речь идет о MAX7000S - это CPLD и при включении питания не требует конфигурирования, в отличие от FPGA.Sorry, некорректно выразился - имелась ввиду инициализация, а не конфигурирование.
-
>To Jools
Сходи на www.opencores.org. Простоты, правда не обещаю - извиняй :) .
-
достаточно будет просто хорошо отфильтровать и стабилизировать питание?
Достаточно, а МАХы не такие уж и нежные(или у нас просто такого плохого питания не бывает :) , что вряд-ли) Хотя при траблах с питанием, при включении, МАХ толком не сконфигурироваться, и тогда все зависит от схемы девайса (начнут выходы двух микрух друг на друга "1" давать - кто кого переборет :( - вот тогда могут быть проблемы)
Кто врубится, будет иметь работу до пенсии.
в Предлагаю работу
Опубликовано · Пожаловаться
Это перебор! Проще разделить каналы оцифровки Uп/Iп (18-20 бит >10 кГц) и импульсов (8-10 бит >10 МГц) с помощью пары ФНЧ/ФВЧ и через ПЛИС и контроллер USB в комп.