sv_brothers

В целом к этому все и идет... За неимением кучи свободного времени, чтобы генерировать вопросы и ответы, был предложен тест по VHDL в "чистом виде" (как начальный этап), чтобы определить знания студентов в области применения (и особенностях использования) операторов языка (sequential/concurrent statements), понимания разницы между переменными и сигналами, строгой типизации данных и т.д. В текущие вопросы также планируется включить особенности кода VHDL для синтеза (например, исключение "защелок" при описании комбинационной части и т.д.). Параллельно с курсом Автоматизированное проектирование КС (где рассматривается VHDL и особенности построения систем на ПЛИС в первом приближении) читается курс компьютерной схемотехники, так что студенты владеют предметной областью.

В "каком-то" виде есть...

Цель - оценка знаний студентов 1, 2-го курса. Отсюда и привязка к простым вопросам...

Ну дайте плиз любую ссылку на любой тест в области языков описания аппаратуры или языков программирования (может где на brainbench.com), который построен правильно, согласно Вашему представлению (философии). Честно мне интересно на него посмотреть. Или он такой ценный, что не может быть в открытой печати?

Спасибо за очень развернутый ответ и за время потраченное на ответ. С некоторыми позициями я с Вами согласен, возможно, тест перегружен слишком уж конкретной привязкой к синтаксису. С другой стороны, если честно, хотелось бы от Вас несколько примеров того, какие должны быть тестовые вопросы (можно и ссылку, на любой другой тест, даже по любому другому языку описания аппаратуры/программированию, где удачно поставлены вопросы и ответы). Этот тест тут и появился, чтоб на него взглянул сторонний человек и дал свою оценку, но никак не для того чтобы: Очередной опус "на тему я самый умный" (и кстати, почему очередной??)

Да, спс за дельные рекомендации. К этому все и идет, начинал от простого (что в голову сходу приходило ), ну, а потом уже и частично на код перешел. В дальнейшем планируется расширить, в том числе "тематику", что и Вы предложили. Кстати, если "подкините" пару тестовых вопросов я не обижусь

Добрый всем день. Вобщем была в свое время необходимость найти тесты для оценки знаний (пусть будет студентов) в области языка VHDL (сразу скажу, что стандарт 1993 г.). Погуглив немного понял, что те что существуют сводятся к двум вариантам ответов (Да, Нет) + зарубежные варианты с чисто английской идеологией (т.е. при переводе на русский теряется всякий смысл теста). Ничего не найдя, решил своими силами сгенерировать нечто похожее на тесты. Так вот, захотелось мне заделиться своим "детищем" (см. прикрепленный файл) в данной ветке форума и послушать отзывы и Вашу конструктивную критику (по тому какие, вопросы составлены некорректно, где необходима дополнительная детализация). В идеале хотелось бы расширить перечень тестовых вопросов. P.S. Количество верных ответов может быть больше одного P.P.S. Похоже слово "детище" сыграло в роли раздражителя... P.P.S. Цель - оценка знаний студентов 1,2-курсов. quiz_vhdl_for_print.pdf

Однако насколько я помню данный подход допустим толькоя для простых проектов в схематике (и естественно без мегафункций). Для более сложных проектов из схематика получить VHDL невозможно. Если неправ, то поправьте.

В Xilinx ISE тоже можно "что-нибудь" нарисовать. Но там графически было всегда не очень приятно рисовать. Хотя от графического ввода сейчас активно отходят, так что переходите на HDL ввод.

Подскажите пожалуйста, раз тут пошла такая тема. А есть ли какие-нибудь общепринятые методы, которые позволяют проводить оценку надежностных свойств конкретного проектного решения на ПЛИС типа SRAM, помимо периодических отчетов (reliability reports) фирмы Xilinx и Altera, которые, насколько я понял, касаются сугубо элементной базы соответствующего семейства без учета характеристик самого проекта (используемых ресурсов - их тип и количество).

Насколько я понял из Вашего топика... Вам надо копать в области "Структурного описания проектов на VHDL". На самом деле первая часть задания где-то с этим граничит, только в качестве готовых компонентов выступают компоненты, описанные в пакете maxplus2 библиотеки Altera. Ключевые слова: COMPONENT, PORT MAP. По ним есть кучу инфы в инете. p.s. Можно узнать что за учебное заведение, в котором вы обучаетесь и курс обучения, если это не секрет :-)?

По поводу программ сказать точно не могу. Как вариант можешь глянуть на ряд библиотек - хттп://www.questatechnologies.com/, может что найдешь подходящее.

Да, спасибо, тут я немножко сам "протупил", запутался в разрядности шины адреса и забыл про разрядность хранимых данных. Вроде как со спецификации и начал. Столкнулся еще с одной проблемой - при задании разрядности шины данных и шины адреса (writedata, readdata, address) через параметры (в секции GENERIC) для пользовательского компонента. Например так: entity ram is generic ( DATA_WIDTH : natural := 32; ADDR_WIDTH : natural := 8 ); port ( ................................................................ address : in std_logic_vector(ADDR_WIDTH-1 downto 0); wrdata : in std_logic_vector(DATA_WIDTH-1 downto 0); rddata : out std_logic_vector(DATA_WIDTH-1 downto 0); ................................................................. ); end entity; Получаю в QSys ошибку: Error: avalon_slave_0: Signal rddata[-1] must be a multiple of the symbol width 8 Error: avalon_slave_0: Signal wrdata[-1] must be a multiple of the symbol width 8 Хотя на вкладке HDL-parametres параметры отображаются корректно...

Добрый день всем. Вот решил немного "поковырять" Qsys, чтобы посмотреть что за зверь такой. Решил идти от простого - создание своих простеньких пользовательских компонентов (Master и Slave), дабы разобраться в спецификации интерфейса Avalon. Так вот создал я два компонента: 1. Slave - представляет собой память с интерфейсом: entity ram is port ( clk : in std_logic; reset : in std_logic; rd : in std_logic; wr : in std_logic; address : in std_logic_vector(7 downto 0); wrdata : in std_logic_vector(31 downto 0); rddata : out std_logic_vector(31 downto 0); waitrequest : out std_logic ); end entity; 2. Master - представляет собой FSM, который будет записывать/вычитывать данные из подчиненного устройства по некоторому (неважно какому алгоритму). Интерфес Master`а: entity master is port ( clk : in std_logic; reset : in std_logic; waitrequest : in std_logic; rddata : in std_logic_vector(31 downto 0); rd : out std_logic; wr : out std_logic; address : out std_logic_vector(7 downto 0); wrdata : out std_logic_vector(31 downto 0); q_out : out std_logic_vector(31 downto 0) -- будет Conduit ); end entity master; Так вот вопрос самый первый. Почему при добавлении RAM (slave) Qsys определяет для него адресное пространство в пределах от 0x00000000 - 0x000003FF? Вроде как разрядность адреса (8 бит) не позволяет адресоваться в пределах заданного адресного пространства. Понимаю, что, возможно, ответ на вопрос лежит где-то в этом куске спецификации для сигнала address, но пока не могу понять: Необходимо ли в моем проекте сигнал byteenable (вернее так: является ли он обязательным?). Пока это первые вопросы. Хотелось бы получить на них ответ, а потом идти уже дальше.

Насчет тулзы не подскажу... В свое время копал в схожем направлении, использовал Java + EDIF_Parser (http://sourceforge.net/projects/byuediftools/) для манипуляции с EDIF-форматом. Единственное, что необходимо самому писать Java-код.