Alexander.Karas
-
Постов
120 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные Alexander.Karas
-
-
применительно к импульсным источникам питания.
это не моя тема
-
Подниму тему.
Мне, как человеку, занимающемуся и ЭМС и моделированием целостности - как-то непривычно разделять эти вещи раздельно (одна природа происхождения). По-моему должны быть ветка моделирования всего-всего по электронике отдельно, а в ней уже моделирование ЭМС и сигналов где-то рядом, и тут же обсуждение теории и практики возникновления явлений.
А вот "безопасность" и "ЭМС" можно сопоставить только на бюрократическом уровне, типа: "Вам не выдали сертификат, потому как прибор не проходит по требованиям ЭМИ, соответственно он не безопасен"
Если далее и по теме интересно - могу подумать над структурой ветки.
Да и в любом случае, рано или поздно придется делать по ветке всё правильно, т.к. размеры приборов все меньше и меньше, а микрушки все быстрее и быстрее!
-
если делаете измерения по ЭМИ с кабелем - нужно вторую сторону кабеля вставлять в заземлённый девайс. А так кабель=антенна, в которой может твориться всё что угодно.
-
Кто пользуется и что у кого есть? Я нашел только хелп с описанием "кнопок" на 300+ страниц, лежит в директории установки (HyperLynxFullWaveSolverHelp.pdf).
Может есть у кого UserGuide, где можно подсмотреть алгоритм моделирования по части ЭМИ?
-
уже HyperLynx 9.4.1 ;)
-
s2p - есть что-то на сайте (по крайней пере для обычных двухвыводных бусин), но в цепь ее подключить не удалось, т.к. HyperLynx видит только IBIS, неактивен выбор EBD, SPICE и S-Parameter (может потому что HL "кривой"?)
-
просто как одновитковый дроссель - не работает?
это как? Нужно же описать четырёхполюсник.
-
Здравствуйте, уважаемые коллеги!
Столкнулся с проблемой - не могу корректно смоделировать цепь (HyperLynx 8.2).
Ситуация такова - для уменьшения электромагнитных излучений на дифф.пару ставятся бусины (DLP0NSN900HL2L). Задача - получить красивый сигнал и низкий уровень излучения.
Вопрос - как корректно создать модель для двойной бусины?
С обычными проходными (используя файл USER.fbd) всё понятно.
Кто сталкивался - помогите плиз советом!
-
попробуйте модели драйверов FPGA использовать самые слабые или поиграться с ODT
У меня был последний случай - именно это и помогло. (микросхема LPDDR стояла очень близко к контроллеру, а в контроллере по дефолту программеры использовали самую мощную модель, которая рассчитана на работу с планками, т.е. на длинные многонагруженные линии)
-
сделали и 55 микрон, и отверстия! 16 шлейфов размеров 160х12 мм - 200 у.е. Изготовление 8 дней, персылка 4 дня, 2 дня на таможне.
Кому нужны координаты - стукайте в личку
-
мне всего то несколько плат нужно, серии не будет. Так получилось. Надо запустить опытный образец, как серия пойдет - этотй шлейф будет искореняться из проекта. Спасибо за помощь!
-
делаем пока на FR, вот на полиамид еще предстоит найти поставщика, благо нужно только пару платок (по крайней мере пока так)
Дальше - уж проще у тех же китайцев заказать изделие, в котором такой разъем под шлейф не будет применяться.
-
Спасибо!
соори, неправильно указал. Сейчас в проекте 0.07, а должно было быть 0.055.
0.07 делаем сериями. и вроде нормально всё.
-
Здравстсвуйте всем!
Интересуют технологические тонкости производства гибко-жестких печатных плат.
Структура планируется следующая: гибкий шлейф с ламелями и небольшая жесткая часть посередине шлейфа. Т.е., слои Top и Bottom будут только на жесткой части (там же SMD элементы), слои Inner2 и Inner3 будут на выходящих из платы шлейфах.
Собствено, вот в чем вопрос - можно ли располагать на гибкой части переходные 0.1 или 0.15мм, а на жесткой сквозные 0.3мм через всю сборку?
Ну рисуйте в личку координаты тех, кто может сие безобразие воплотить в жизнь. Сразу предупрежу - зазоры и проводники 0.055мм. Нужно будет около 3-4шт.
-
1.посмотрите, как выглядит сигнал. Скорее всего сгде-то большой стаб, либо один из согласующих резисторов расположен несимметрично по отношении к другому.
2. тайминговая модель стандартная Jedec-овская? Ее вообщем-то нельзя использовать, надо под каждый контроллер делать свою модель по данным даташита. И под нужную скорость. Мне кажется отсюда ноги растут.
-
Не обращайте внимания. Товарищ U880 единственный и непогрешимый в области проектирования и подготовки ПП. Все знает, все умеет, пользуйется неземным софтом, в любом дизайне с ходу найдет десяток ошибок(С) и т.д. В общем нам всем до него как до неба...
аааа, ну тогда преклоняюсь B)
-
aleksandr.karas
Современный инженерный метод, известный как виртуальное производство, поможет вам сэкономить драгоценные время и деньги. Используемое у нас для этого программное обеспечение CAM350
в CAM350 полноценно платы не подготовить
больше 12 лет пользую CAM350. Последние годы - сплошь и рядом HDI дизайн. Встроенные компоненты.
Ниодного вопроса со стороны производства и сборки, который мог бы касаться качества моей работы.
Могу в и Валоре c ODB подготовить, если так критичны подходы! Но зачем?
Так что тут дело сугубо прямых рук, понимания тонкостей конкретного производства и светлой головы.
-
-
Отлично, нашел, это называется DDRx controller timing model wizard, генерит файлы *.v
В DDRx пункт Specify Timing Models, там и подкидываешь ему модель. Я правильно понимаю, что
меняешь только модель контроллера, а память оставляешь как есть?
совершенно верно!
Незабудьте выбрать лучшие модели (поведенческие) на оба цикла (R-W) используя SweepAnalyzer. Может повлиять на резутьтаты тайминг-анализа
-
Подскажите пожалуйста как ее генерить и как цеплять к Hyperlynx.
на основании даташита, в HL есть шаблон для нее. Вычисляются данные по времянкам из графиков на даташите, потомпросто вставляете их в программу, которая генерит вам модельку. Потом ее и используете для временного анализа. Это очень важно, т.к. разные контроллеры имеют разные временные характеристики, отличающиеся от стандартной Jedec в разные стороны.
Например, некоторые контроллеры iMX - это вообще дурдом, там очень точно надо выравнивать трассы.
-
А насколько в целом адекватен Batch Simulation со стандартной моделью контроллера?
Batch тут не причём. Само ипользование стандартной временнОй модели контроллера некорректно!
Вы имеете в виду модель, сгенеренную в ISE? Я использовал ту что с сайта Xilinx.нет, не поведенческая модель (IBIS), а временнАя - генерится на основании данных даташита конкретного контроллера
-
приходилось делать, но дастаточно давно. САПР - Mentor Expedition
Еле нашли изготовителя, вышли в те времена всего на двух - в Германии и Канаде. Делали в Канаде. Долго согласовывали.
А делали потому как было бабло на конторе бесконтрольное, а я как раз решил попробовать. Даже обоснование придумал :)
Пользовал резисторы (терминирующие) и несколько низкоемкостных конденсаторов. Долгая это песня, ну ее в болото. Лучше уж 01005 блохи, с ними проще (только тогда их в помине не было)
-
в таких случаях контур делается в механическом каде, потом просто перетягивается с помощью dxf
Там проще соединять концы окружностей
-
модель контроллера делали, или использовали стандартную? Надо обязательно делать стандартную модель и прогонять через DDRx, предварительно выбрав оптимльный вариант по моделям через SweepAnalyzer
fractcon, осциллограммы смотрел, выглядит так будто линия несогласована, на приемнике нехилое падение уровня. Осциллограммы при симуляции цепи в SI Oscilloscope сильно отличаются от тех что выдает Batch Simulation.Юзал разные модели ODT, картина особо не менялась. И как их выбрать, когда я симулирую линию через осцилл?
Приложил *.hyp файл и IBIS модели, посмотрите, pls, у кого есть Hyperlynx. У меня 8.1.
картина на тайминге от модели ODT особо и не зависит. Только на поведение сигнала повлияет.
Выбирается модель на этапе анализа, потом на этапе зашивки выбирается нужная. Осциллографом щупаете уже прошитый контроллер. (см ответ Uree)
Анализ целостности сигналов и питания с помощью САПР ADS 2017 компании Keysight Technologies
в Разрабатываем ПП в САПР - PCB development
Опубликовано · Пожаловаться
Здравствуйте
Можете ли вы, основываясь на анализе конкурирующих пакетов, рассказать о преимуществах/недостатках предлагаемой системы?