negiin

Как бороться с такой ошибкой в dcfarm? Пробовал разные версии, везде ошибка возникает во время компиляции

Здравствуйте, куда вам написать?

Вы разбудили мое любопытство и мне пришлось дойти до пятой страницы гугла. SJ означает San Jose, место разработки. https://www.perforce.com/sites/default/files/compartmentalized-continuous-integration-wp.pdf

Можно хранить в svn только файлы *.ip . При сборке проектов ядра сгенерируются снова.

в базовой конфигурации нужно сделать буферы на всех входных портах, даже если они не используются в ней. Чтобы регистры сохранились, нужно использовать директиву синтеза noprune. с клоком так же, нужно тактировать регистр noprune этим клоком

На скорость компиляции больше всего влияет одно поточная производительность. Я бы выбрал что нибудь из верхних строчек рейтинга https://www.cpu-monkey.com/en/cpu_benchmark-cinebench_r23_single_core-15. Процессоры с 4 каналами памяти - это сегмент HEDT и там производительность на ядро меньше.

Мне кажется qsfp28 совместим с qsfp по механике, но имеет большую скорость. Поэтому можно взять кабель qsfp в 4 x SFP+ и установить его в разъем QSFP28.

Есть переходники QSFP в который вставляется модуль SFP+, соответственно используется 1 канал из 4-х. Можно еще использовать кабель QSFP в 4*SFP+

У меня в версии 18.0.1 Pro Edition работает. В qsf set_parameter -name n 960 в топовом модуле parameter n = 1024; Может быть нужно задать pDevice и тогда его можно переопределить в qsf файле.

Можно сделать две ревизии и в каждой прописать параметр в Verilog HDL macro(аналогичен `define) в настройках проекта либо задать default parameters(аналогичен parameter в verilog или generic в vhdl). Каждую ревизию можно компилировать в командной строке с ключем -c rev_name0, -c rev_name1.

Одно дело если 100 Мб, совсем другое дело если поток 100 Гб. Одно дело если ПЛИС последних семейств, другое если старая.

Какая требуется пропускная способность? Какая ПЛИС используется?

Intel рекомендует передавать данные между кратными частотами как между асинхронными, даже если они синхронны. Может у xilinx есть подобная рекомендация?

1, Если нужно много памяти, то можно использовать Xeon X5680, память DDR3 ECC сейчас сильно дешевле DDR4. Но процессору уже 10 лет и компилироватся будет долго. 2. Xeon E5 2680 v2 и подобные уже быстрей и позволяют использовать ту же DDR3 ECC. 3. Если есть цель собрать проект как можно быстрей, то подойдет threadripper 2950x. У него 16 ядер и производительность на ядро одна из лучших + 4 канала памяти. https://www.cpu-monkey.com/en/cpu-amd_ryzen_threadripper_2950x-884.

При оптимизации по Area проект занимает больше места, чем в 18.0. У всех такие результаты?

Да, получается единственная выгода - это уменьшение стоимости.

Правильней было бы считать не один и тот же объем логики на 100МГц и 200Мгц, а сравнивать Cyclone V GX 100МГц 100% логики Cyclone 10 GX 200МГц ~50% логики. Если оптимизировать проект на 200МГц, то он будет занимать меньше места т.к. C10 значительно быстрее, чем C V.

Только для вывоза ПЛИС Stratix 10 нужна экспортная лицензия.

Какой порядок следования бит? Если у нас синдром задается следующей формулой, то в декодер сначала поступают r[n-1],r[n-2]... или наоборот?

При конвертации файла вам нужно поставить галочку Create config data RPD. Это будет бинарный образ фрешки.

Где можно почитать про декодер со стираниями? Можно ли их использовать для итеративного декодирования?

Все нужные мне пути добавляются в set_false_path. Причем добавляются автоматически. Если сделать report_timing -false_path для этих путей, то видны все нужные пути.

Ошибся когда переносил min max. Сейчас попробовал сделать с использованием ALTDDIO_OUT. При этом c0_cl - клок, которым тактируется tx_inclock. Какие то каналы работают с инверсией, какие-то без. Результат зависит от компиляции. Все клоки видны в отчете. Сейчас есть только ошибка minimum pulse width на входе регистров, на которые подаются datain_h datain_l. ddr_clk ddr_clk_cl ( .datain_h (1'b1), .datain_l (1'b0), .outclock (c0_cl), .dataout (ClientTxClk) ); Либо приходится делать так: ddr_clk ddr_clk_cl ( .datain_h (1'b0), .datain_l (1'b1), .outclock (c0_cl), .dataout (ClientTxClk) ); create_generated_clock -name lvds_clk0 -source [get_pins {*lvds_ln_gen[0]*ddr_clk*|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel}] -invert [get_ports {LvdsTxClk[0]}] create_generated_clock -name lvds_clk1 -source [get_pins {*lvds_ln_gen[1]*ddr_clk*|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel}] [get_ports {LvdsTxClk[1]}] create_generated_clock -name lvds_clk2 -source [get_pins {nam1.ddr_clk_cl|ALTDDIO_OUT_component|auto_generated|ddio_outa[0]|muxsel}] [get_ports {ClientTxClk}] #Tsu Th 0.25 +0.025 extra set_output_delay -clock [get_clocks lvds_clk0] -min -0.275ns [get_ports *LvdsTxData[0][*]* ] set_output_delay -clock [get_clocks lvds_clk0] -max 0.275ns [get_ports *LvdsTxData[0][*]* ] set_output_delay -clock [get_clocks lvds_clk1] -min -0.275ns [get_ports *LvdsTxData[1][*]* ] set_output_delay -clock [get_clocks lvds_clk1] -max 0.275ns [get_ports *LvdsTxData[1][*]* ] set_output_delay -clock [get_clocks lvds_clk2] -min -0.275ns [ get_ports *ClientTxData[*]* ] set_output_delay -clock [get_clocks lvds_clk2] -max 0.275ns [ get_ports *ClientTxData[*]* ] p.s. линии данных и клока в каждом канале выровнены относительно друг друга.

Просто у меня сложилось впечатление, что задержки min max не начто не влияют. Какие бы цифры я не пробывал ставить, предупреждений нет. У внешнего приемника нет тербований как должен быть расположен клок - center-aligned или edge-aligned. Есть только тербование tsetup и thold 0.2 нс. Если я ставлю клок без инверсии, и приведенные выше задержки -0.25 0.25, что должно соответствовать edge-aligned, то не работает, точнее может работать или нет в зависимости от компиляции. Например, если добавить или убрать signaltap. Если поменять фазу на 180, то работает, вне зависимости от констрейтов.

center-aligned tsetup и thold 0.2 нс Я принимаю данные на приемнике и они не совпадают с ожидаемым. Начинаю двигать фазу и данные появляются.