Altera max3000a - eeprom resource

[Altera max3000a - eeprom resource]

Небольшая поправка: ограничение в 100 циклов - это то, что гарантирует фирма-производитель (увы, это явно проигрывает по сравнению скажем с аналогичными плис от того же хilinх), чтобы в случае чего не принимать от потребителя претензий.

Дальше как карта ляжет. Но как правило хватает на дольше.

 

Удачи!

 

P.S.: Грузить надо всё-равно, никаких других способов для данного семейства нет.

[Помогите начать]

Стратегия:

1 Определитесь чем Вы хотите заниматься (это уже есть)

2 Посмотрите, какие вакансии требуются в вашем регионе

3 Попытайтесь совместить пукнты 1 и 2 (вплоть до смены региона проживания)

 

Тактика:

это чтение книжек, работа с отладочными платами и всего того что уже описали выше.

 

Удачи!

 

P.S.: По этой схеме действуют разработчики, неиисякаемым потоком устремляющиеся в столицу или за рубеж:)

 

 

[Нужна помощь в программировании ПЛИС]

Тема некорректная: причем тут программирование плис? для программирования кнопку нажал и готово. Если после этого плис не программируется, тогда надо просить помощи. У Вас же по моему проблема в другом.

 

Два совета:

1 см. сообщение stewart_little

2 проверьте не проседает питание, хватает ли тока. На выскоких частотах это критично, может приводить к сбоям.

 

Удачи!

 

P.S.: Из-за неправильного топика могут не все сюда заглянуть:)

[?ГOCТ 2.511-2011]

Всем доброго времени суток!

Ищу в электронном виде ГOCТ 2.511-2011.

 

Вполне вероятно, что еще пока ни у кого нет.

Так я готов подождать:)

 

Спасибо всем откликнувшимся!

 

P.S.: Проект 2009-го года есть. Нужен экземпляр 2011 года.

["Сколько вешать в граммах?"]

Существенно зависит от региона.

Некорректный опрос наверное...

[Плавающая ошибка.]

Рискну предположить, что пробема в программе. Что еще, помимо операционной системы и квартуса Вы используете в работе? Опишите механизм, каким образом Вы меняете массив данных?

ИМХО этот эффект похож на "иногда эта программа на моем компьютере слетает".

 

P.S.: Это только гипотеза:)

[Помогите "чайнику"!]

Думаю реально. Кристаллы вроде небольшие, трудоемкость тоже должна быть небольшой.

НО: не видя самого проекта, точно никто Вам не скажет.

[Что делать с незадействованными входами?]

Что касается примитивов: посмотрите в справк на соответствующую мегафункцию, как правило в ней указываются значения по умолчанию (для аналогичных сигнало). Т.е. если Вы ничего не подключаете к неиспользуемым входам, САПР сам подключает их к "умолчательным" сигналам.

 

Например: примитив dffe

Значения по умолчанию для lpm_ff (D- or T-type Flipflop) из справки максплюса

 

enable: IN STD_LOGIC := '1';

sload: IN STD_LOGIC := '0';

sclr: IN STD_LOGIC := '0';

sset: IN STD_LOGIC := '0';

 

aload: IN STD_LOGIC := '0';

aclr: IN STD_LOGIC := '0';

aset: IN STD_LOGIC := '0';

 

Т.е. на примитиве dffe на сигнале Ena в неявном виде присутствует '1' и т.д.

 

P.S.: Рекомендация: пользуйтесь мегафункциями

[Исходник с сайта opencores на verilog]

Может быть надо подправить "usfft64_2b .v"? там не должно быть шин типа [0:0].

Например вот так:

"

//output [nb+2:0] DOR ;//Real part of the output data,

output DOR ;//Real part of the output data,

//wire [nb+2:0] DOR ; // the bit width is nb+3, can be decreased when instantiating the core

wire DOR ; // the bit width is nb+3, can be decreased when instantiating the core

//output [nb+2:0] DOI ;//Imaginary part of the output data

output DOI ;//Imaginary part of the output data

//wire [nb+2:0] DOI ;

wire DOI ;

 

"

и

"

//input [nb-1:0] DR ; // Real part of the input data, 0-th data goes just after

input DR ; // Real part of the input data, 0-th data goes just after

//wire [nb-1:0] DR ; // the START signal or after 63-th data of the previous transform

wire DR ; // the START signal or after 63-th data of the previous transform

//input [nb-1:0] DI ; //Imaginary part of the input data

input DI ; //Imaginary part of the input data

//wire [nb-1:0] DI ;

wire DI ;

"

После этого ISЕ 13 компилит во всяком случае. Если 0чень надо, могу скинуть (куда скажете) и сам проект.

 

Удачи!

 

P.S.: Вполне вероятно, что это можно исправить каким-нибудь другим, более корректным способом. Но я кроме описанного выше ничего посоветовать не могу:) С самой логикой работы проекта не разбирался, может так делать и нельзя.

[Разделение логики на два чипа]

Если уж 0чень прижмет, то можно, но лучше действительно взять чип побольше

[Поменять микрофон и наушники местами]

Поменять по гарантии иногда проблема: далеко или неудобно.

Поменять местами или, это уж совсем по простому, маркером надпишите:)

 

P.S.: В любом случае это ошибка сборки, ничего паять не надо

[Вопрос по частоте дискретизации.]

Немного поправлю: если речь идет о реальном сигнале, то в соответсвии с теоремой Котельникова. Если есть комплексный сигнал, то частоту можно выбрать в два раза ниже (но анализировать при этом синфазный и квадратурный каналы:)).

Как правило остальные ограничения накладываются последующими этапами обработки и используемые алгоритмы оценки параметров сигнала. Как правило реальный ПЧ-сигнал удобно обрабатывать, когда он находится в центре анализируемого частотного диапазона (вблизи Fдискр/4), НЧ-сигнал - до завала частотной характеристики фильтра.

[Минихоливар: "Синтезабельный" или "Синтезируемый"?]

"Синтезабельный" - предназначенный для синтеза, т.е. его можно попробовать синтезировать.

Синтезируемый - по факту.

По моему так...

 

P.S.: Велик и могуч русский язык, а уж когда в него внедряются иноземные специальные слова, тут уж никаких эпитетов не хватает:)

[UАRT trаnsmittеr в Vеrilоg]

2sazh:

Нормальному передатчику должно быть безразлично, сколько стоповых он должен выдавать.

Наверное Ваша фраза должна звучать так: "Нормальному приемнику должно быть безразлично, сколько стоповых выдает для него передатчик"? Я правильно понял? Если так, то разработчик на другой стороне уверяет меня, что лично для него разница есть.

И еще, не могли бы Вы в столь любезно предоставленный (и наверное даже специально разработанный) код добавить сигнал TхD_busy, аналогичный в приведенном мною примере? (У меня на него автомат опирается:)) Если это Вас не затруднит конечно:) А то так как-то неполный аналог получается:)

 

Заранее спасибо!

 

 

P.S.: Достоинства кратности, помехоустойчивости, паритетета, диапазонов скоростей и т.п. и т.д. прошу в этой теме не рассматривать:)

[UАRT trаnsmittеr в Vеrilоg]

2ViKo:

Спасибо!

2Kuzmi4:

Да, действительно, это просто дополнительная задержка и ИМХО устранять ее, по большому счету, нет смысла.

Проблема в том, что на другой стороне стоит микроконтроллер, разработчик котрого слёзно просит режим именно с одним стоп-битом. Так как разбираться еще и с программой микроконтроллера у меня нет ни малейшего желания, а по уверениям разработчика режим работы уарт порта микроконтроллера должен быть именно таким, то проще "подсунуть" ему именно такой режим. В общем больше по политическим соображениям:)

[UАRT trаnsmittеr в Vеrilоg]

Всем доброго времени суток!

Прошу у гуру верилога помощи по прилагаемому файлу async_transmitter.v (прилигается)

 

Всё нормально работает, но судя по этому (написанному не мною) исходнику, автомат формирует два стоповых бита.

Что и где можно подправить для того, чтобы перейти к одному стоп-биту?

 

Всем спасибо!

async_transmitter.v

[Нужен простой, но перестраиваемый НЧ фильтр]

Банк перестраиваемых фильтров. А просто плис перегрузить? Т.е. сделать кучку прошивок и менять их при надобности?

[Взять кусочек 4096-точечного DFT в окрестности максимума 128-точечного FFT?]

Не уверен, но по моему так ничего не выйдет.

Попробуйте посмотреть на алгоритм герцеля.

 

P.S.: Не спешите, может еще кто чего дельного подскажет:)

[алгоритм вычисления амплитуды синуса по его отсчетам]

Если время терпит, то можно "подобрать" гармонический сигнал по методу наименьших квадратов, на заданном участке максимально "близкий" к имеющемуся фрагменту. Как вариант:)

 

P.S.: Если сигнал не гармонический или с шумом, ничем хорошим не закончится:)

[ModelSim <-> Xilinx ISE]

Simulation Library Compilation Wizard использовали?

Напишите версии пакетов, иногда это важно.

[последовательный порт на verilog]

Ничего не понял, но было интересно:) уж больно общая постановка задачи.

Может помогут готовые ядра на UARТ? Как вариант можно посмотеть http://www.fpga4fun.com/SerialInterface.html

 

[Генератор в плис]

Как правило есть внутренний генератор. Название чипа?

[странное поведение Byteblaser]

ПО для прошивки в обоих случаях одно и то же?

[VHDL]

Поясните вопрос: Вы говорите о памяти (ОЗУ, ПЗУ), дешифраторе, наборе констант?

[Quartus 6.0 не воспринимает строку лицензии]

Наблюдается не совсем понятная ситуация. Имеется ядро PLDA, зашифрованное. Имеется лицензия PLDA, в файле лицензии сказано, что требуется Quartus не ниже версии 4.0. Данная строка лицензии добавлена в файл лицензий для Quartus'а. Если выполнять компиляцию проекта, использующего ядро, в Q9 и выше, все компилируется нормально. При попытке компиляции в Q6 проект не компилируется, выдается ошибка - отсутствует лицензия, файл не может быть декриптован. Хотя в списке лицензий (Option / License setup) лицензия PLDA присутствует. В чем может быть дело? И можно ли как-нибудь заставить старенький Quartus все-таки принять лицензию на ядро?

 

1) Попробуйте поискать другую лицeнзию для квaртуса

2) Попробуйте скомпилить под 6-м квaртусом проект от 9-го (а вдруг?)

3) Поделитесь ядром с лицeнзией, может кто чего и придумает

 

P.S.: Убедитесь что в файле лицeнзии нет таких же фичей.