Kopart

Использую Opera (9) всегда полет нормальный. * Вы явно не указали свой забаненый ник

Mentor Presicion RTL Senthesis - сопоставим с Synplify. Правда есть мнение на форуме, что он в объемных проекта все таки уступает. Идет в комплекте с нормальной средой разработки - FPGA Advantage

1) В нем есть только функция конвертации в графику с сохранением исходного языка во внутрених блоках "Некий" результат может дать программа X-HDL - здесь уже обсуждалась, найдете в "поиске"

Я имел ввиду: + В чем выражались данные ошибки? + Присутствовали ли они при функциональной симуляции? (Или она предворительно не проводилась?)

Попробуйте поставить сервис паки или XP SP2

А какого плана были ошибки? ИМХО при правильной методологии синхроного дизайна различия в типе симуляции быть не должно! (* Если частота задана не больше максимальной)

Тему надо было закрывать после второго ответа!

Совершено такая же тема, которую можно было просто найти в "Поиск"е, и уже там уточнять, что еще не понятно!!! ссылка Моделирование двунаправленных шин, Как внести на VHDL задержку

А мне при прочтении этого пришел, на ум такой вариант (неюлагоприятный) : Когда узнают, что в форуме появилась коммерческая ветка => Появятся новые "рекламщики" => кто не захочет платить - будет развазывать рекламу по форуму. Да и не так просто будет сделать эту новую ветку НЕ рекламной ПОМОЙКОЙ.

Спасибо за ссылки! Неявное, но логичное дополнение про память. However, compiling designs with a 64-bit version of Quartus II can require 50-100% more memory than the same design compiled with a 32-bit version

Спасибо за линки тем, которые уже были. Попробую подытожить прочитав новую тему на телесисях: + Четкая определенность, что оптимально 1Гиг памяти (желательно двухканальной). + Вроде как AMD (в частности AMD64) рулит, но можно подобрать и P4 соответствующий коэфициенту AMD + Если судить по последней теме, то на 64-разрядной ОСи, 64-разрядный проц рулит при PAR (явно проверено только для Линуха (по идеи для Windows 64bit - аналогично))

А можно линк на этот пост (или по каким словам искать), а то что-то не натыкался. Те AMD рулит за счет встроенного контролера памяти?! Если тема про "Оптероны и...." - то я ее видел, но там много флейма. К какому-либо достойному выводу они не очень пришли. И вообще там только 2 проца обсуждаются. А я хотел обусудить ширу - систему <тип проца(/ГГц)>-<тип памяти/объем> = время трассировки(при загрузке больше 80%)

У кого есть опыт в деле оптимизации времени PAR при хорошей разводке ПЛИС. Кто знает методику работы PAR, чтобы понять от чего зависит время одной итерации и их количество? Первый вариант конечно - от проеката, его можно рассматривать вплне общих советов... Знаю - есть эмперическая зависимость от памяти (но вроде до 1Гб) Сам проверял, что есть зависимость от продвинутости архитектуры проца (даже при меньшей тактовой). А вот как насчет 64 разрядности и двухпроцесорности для фиттера??? + AMD vs Intel (у AMD контроллер памяти в микрпроцессоре а у Intel в чипсете). Вообщем приветсвуются любая информация!!!

Питерский отдел глобальной HumanResourses компании. Здесь они сотрудничают вроде только с 2 импортными компаниями.

какая плисина-то? А вообще у разводчика настройка по-умолчанию последний тригер разводить на I/O блоке Может возможна правка структуры проекта (оптимизация) ( *Сюдя по Вашему вопросу...)

хочу уточнить: что синтезаторы уже стали понимать поведенческое описания блоков памяти??? (для Altera?) Или просто забыли дописать в посте "Все, кроме pll, блоков памяти и специализированых блоков ПЛИС" как у dxp

Навеяло воспоминания :cheers: Я также подпишусь под каждым словом этого абзаца :a14: Думаю, для всех кто работал с AHDL, это типичный путь перехода. Может оформить как краткая инструкция к переходу с языка AHDL :)

Если Вы писали вообще про схематик, то это уже избитая тема... А вот если про схематик КА (что менее вероятно), то я думаю уже многие согласились, что в графическом описании КА больше преимуществ, чем недостатков. Мое ИМХО я бы вообще всё писал на Verilog'e (комментить проще) + если проект большой - разделение на "глобальные" функциональными блоки. Но получается удобней (и продуктивней!) КА оформлять в графике.

Ну для начала - код на Verilog'e в студию... А вобще было бы полезней, если у Вас есть возможность, установить ActiveHDL (Aldec) или FPGA Advantage (Mentor) - вот там хорошая симуляция (и не только функциональная). А если с ПЛИС планируете заниматся в будущем - тогда это еще полезней будет.

Вроде должно прокатить и в Functional Simulation Квартуса(не пробовал просто). А обычно в языках HDL есть уже возможность вставлять задержки при моделировании(функциональной симуляции). В Verilog'e они обозначаются так "#<число>" (где число либо с указанием размерности, либо при отсутствии таковой в единица модельной величины) В VHDL вроде как "wait <число>" А в (я так понимаю) используемом Вами AHDL или схемном вводе такой возможности нема...

С этого места по подробней пожайлуста... Может кто читал по этому поводу?

С этого места по подробней пожайлуста... Может кто читал по этому поводу?

Правильней называть "с плавующей точкой" (floating point). Насколько я знаю в ПЛИС операции с "плавующими" числами занимают значительно больше ресурсов(произодительности). Если есть возможность переписать алгоритм, то лучше использовать fixed point. Попробуйте привести здесь эти самые функции из библиотеки квартуса, надо видеть код, чтобы понять в каком базисе он написан. Файлы с полным описанием можно, если проследить дерективу include Подозреваю, что обширно используются специальные умножители Altera (как встроеные блоки)

там в двух местах задается время + в самом wave файле в настройках end time (длительность файла симуляции) + в симуляторе длительность симуляции

Не хотел удалять :) Привел универсальный модуль. По существу: во входном МЖФ можно без ena (или вставить как модул, и на него подать VCC), а вот во втором МЖФ он уже обязательно нужен (за период "бодовой" частоты должно быть только 3 входных воздействия)