rimpocha

Эх ) Я бы взялся: по всем пунктам подхожу ) Но к сожалению живу в Новосибирске )))

Есть модель, непрерывная. Использую в ней непрерывные блоки Transfer Fcn (от s). При этом мне нужно производить статистический анализ сигналов: мат. ожидание, дисперсия etc, для чего нужно дискретное время. Вопрос, как это совместить в одной модели?

Это пока что не предложение работы. Нужно прицениться, чтобы утвердить бюджет у начальства. Сколько стоит и в какие сроки может быть выполнена работа по трассировке печатной платы устройства, по сложности и функционалу сопоставимого с современной топовой видеокартой.

Ха. Так это у тебя похоже дрова от Сауриса. PS А где бы попробовать скачать SR12.1 ?

Creating Device Initialization GEL Files http://focus.ti.com/general/docs/techdocsa...ctName=spraa74a Ну и в CCS хелпе, насколько я помню, довольно много написано.

PID=Code+Composer+Studio&PI=ALL-3.3.38.2-FULL,ALL-[ProductVersion]-DSK&tools=ALL-3.3.38.2-FULL,ALL-[ProductVersion]-DSK,UA-TI-FLASH24-1.12.0-5.90.0.259,UA-TI-FLASH28-1.12.5-5.91.0.311 Сайт говорит: Your configuration is up-to-date.

Имеется JTAG TI XDS560 PCI. Дрова для виндоус стоят, в списке Available connections в Setup CCS он есть. Но в списке доступных процессоров для него нет DM6437. И готовых конфигураций для 560PCI+DM643x нет. Подскажите как можно решить проблему? P.S.: CCS 3.3

Вот здесь ищите нужное вам IP ядро: http://www.xilinx.com/ipcenter/index.htm Они как правило стоят денег. Но экономят время разработки. Обычно можно использовать пробную лицензию на три месяца. А вообще подробней напишите про плату, а то может там уже есть аппаратный PCI интерфейс.

Как раз к падам все, что надо, подключено. Внутренние шины ни к чему не подключены. То есть оптимизация все-таки производится? Мне просто не совсем понятно как. Ядро закрытое и скомпилированное. Что там можно прооптимизировать компилятору?

Использую ксайлинксовское ядро VLYNQ. По даташиту оно занимает Slices 2923 LUTs 5122 FFs 2612 BRAMs 8 Сделал тестовый проект на спартане 3. Вставил туда это ядро, оно там просто стоит и еще ничего не делает. Так вот на этапе Mapping компилятор удалил кучу nets и весь дизайн в итоге занимает 924 LUTа. Вопрос, мне от ядра нужны не все его функции. Когда я сделаю правильную обвеску, оптимизация все еще будет иметь место? Могу еще уточнить для тех, кто знаком с этим ядром. Там есть master_opb и slave_opb, я использую только master_opb.

Так. Похоже я сам все нашел. Вот в этой ветке http://forums.nvidia.com/index.php?showtopic=64757 на форуме nVidia говорят, что вычисления производятся именно на shader clock. То есть те 4 такта которые занимает целочисленное сложение -- это 4 такта на 1625 MHz.

Мне нужно оценить прирост производительности нашего алгоритма при переносе части функций на nVidia. Поэтому важно знать тактовые частоты, время выполнения операций и количество вичислительных ядер. Я уже более-менее разобрался со всей архитектурой, в том числе с SIMD ядрами и четырех-уровневым конвеером. Но не понятна вот эта строчка 650 MHz core clock, with a 1625 MHz unified shader clock. На какой частоте работает целочисленная арифметика?

Вот так Однако: Который из этих двух клоков относится к первой цитате?

Вопрос: каково отношение clock/cycle? Для меня до сих пор очень важен :)

У кого есть мнения по поводу использования ресурсов nVidia GPU для кодирования(!) MPEG4? Какие блоки алгоритма имеет смысл выполнять на GPU? Насколько критично время загрузки/выгрузки данных? UPD: Заодно здесь же вопрос к CaPpuCcino, который имеет опыт с данной технолигией. В документации пишут, что все операции с плавающей точкой выполняются за такт (cycle). Кроме того за 1 машинный цикл (cycle) выполняются операции c целыми, за исключением умножения 32х32, выполняющегося за 4 цикла (cycle). При этом, например, тактовая частота (clock) GF9600GT равна 650МГц. Вопрос: каково отношение clock/cycle?

Десять человекодней ручного монтажа. Двадцать человек сделают за полдня :)

А преподавание на каком языке? Какую специальность вы получили в Чехии? Кем сейчас работаете?

Я думаю подходящий раздел вот: http://electronix.ru/forum/index.php?showforum=111 "Разработка цифровых, аналоговых, аналого-цифровых ИС"

Ничего странного! Говорят же вам, все локальные переменные помещаются в стек, а он не резиновый. Изучите подробно, как устроены функции в Си, как осуществляется вызов функции, где выделяется память под переменные, что такое стек и куча. Иначе в будущем будет еще больше проблем возникать.

Ха-ха :) Это ж кандидатская диссертация :)

http://en.wikipedia.org/wiki/PLL Он же ФАПЧ. Ищите информацию по синтезаторам частоты. Что бы делить достаточно счетчика, а вот чтобы умножать уже нужна обратная связь и генератор управляемый напряжением (ГУН).

Это точно стек переполняется. Попробуйте оптимизировать использование стека с помощью динамического выделения памяти под локальные переменные из кучи (malloc) или уменьшив глубину вложенности функций. Ну или увеличте стек :) Обращайте внимание сколько отжирают от стека библиотечные функции.

Ищу микросхему синтезатора часторы для гетеродина бытового FM-приемника. Необходимо получить частоты 40-100 МГц с шагом 200кГц. Желательно со встроенным ГУНом. Сам пока нашел только TSA6060. Но что-то она старенькая какая-то. Еще буду благодарен за любую литературу по синтезаторам частоты на русском или английском (по-немецки, к сожалению, не читаю :)). Все это делается в рамках курсовой работы.

Подскажите, пожалуйста, где и что почитать про цветовое пространство YUV. И более конкретно про отличия YUV444 YUV422 YUV420: где, как и почему применяются эти модификации?

Вот здесь http://www.embedded.com/products/integrate...cuits/207800583 здесь http://www.ambric.com/pdf/MPR_Ambric_Artic...0-06_204101.pdf и здесь http://whitepapers.opensystemsmedia.com/u/...config_MPPA.pdf С вами не согласны. Амбрик явно позиционирует свои процессоры как замену FPGA. Кстати с математиками из ВЦ вообще сложно общаться: они совершенно не умеют мыслить на уровне регистровых передач.