IUser

У меня ток всего то ампер 12 от силы, может можно и без управляющего процессора обойтись, и подскажите плиз название хоть одного барадатого учебника, где есть такая схема, может Титце и Шенк подойдет?

Однофазный, включается в розетку 220 В

Подскажите по какому принципу работает устройство плавного пуска электродвигателя. Или может где нибудь можно скачать схему такого устройства, для запуска двигателя 2,2 кВт.

меня интересует что он проверяет, вот check syntax проверяет синтаксис, а что проверяет RTL?

ага, помогло! А где ещё про RTL посмотреть можно?

Подскажите по какому принципу работает RTL? И ещё, во время проверки RTL в ISE 8.1i выскачило предупреждение The following signals are missing in the process sensitivity list: На сколько я понял, текущий сигнал отсутствует в списке чуствительности, как исправить ошибку?

На сколько я понял, проверить проект на VHDL можно только задав входые воздействия, и посмотрев что будет на выходе?

active hdl. и modelsim проверяют только синтаксис? Или с их помащю можно построчно пройтись по всей программе и проверить правильность реализации алгаритма?

Спасибо! Разобрался с этим. А как я теперь могу праверить правильность работы алгаритма?

Я запустил RTL и вот что мне выдало Number of errors : 2 ( 0 filtered) Number of warnings : 0 ( 0 filtered) Number of infos : 0 ( 0 filtered) Process "Synthesize" failed Как теперь искать ошибки?

А где RTL просмотрщик находится, как его запустить?

active hdl. и modelsim это компиляторы? Где их можно скачать?

Подскажите как проверить проект на VHDL, обязательно ли нужно писать для него Testbench, или это на самом паследнем этапе. Можно ли как то проверить путём пошаговой трассировки, как в языках типа С++, паскаль и т.д. В описании на ISE 8.1i я нашёл раздел TRACE, но в нём очень не понятно написано, для специалистов высокого уровня. Где можно скачать руководство типа, нажмите эту кнопку, введите это и т.д.

Я читаю, да что то не нашол, может падскажете как хоть называется pdf файл.

Как в ISE 8.1i осуществлять пошаговую трассировку

Могу ли я потом поместить данные из каналов signal Chan1_D : std_logic_vector(23 downto 0); --данные для 1 канала. signal Chan2_D : std_logic_vector(23 downto 0); --данные для 2 канала. поместить в FIFO буфер или навдо что бы был тип данных std_bit_vector?

а почему нельзя сразу присвоить Chan1_D <= Data; а сначало делаем Int_Data <= Data а потом только Chan1_D <= Int_Data;

Спасибо за примеры! Многое стало панятно. Про сигнал значимости буду уточнять, а весь VHDL файл только в разработке, по этому и не написал, а как без сигнала значимости выделить данные или это очень сложно??

Да данные передаются по однаму канала, и их надо декадировать и разбить на два, и ещё, данные 24 бита и между ними есть временные промежутки, нужно ли что то делать, что бы за распазнавать когда за временным промежутком начинаются данные, что бы не принять временной промежуток как последовательность из нулей. А что значит затактировать процесс?

Да, имено это, логический 0 или 1 Я написал команды, вот что получилось process (read_data) if LR=1 then canal_1:= DataLR; else canal_2:=DataLR; Тип данных у canal_1, canal_2: bit_vector (23 downto o) а LR Это имя порта куда поступает лог ноль или единица DataLR имя порта куда поступают данные

Помогите прочитать сигнал. Суть задачи: На одном входе ксайленса появляется или высокое напряжение или низкое, на втором входе идут данные если на первом входе высокое напряжение то считается что это данные из первого канала, а если низкое то это данные со второго канала. Подскажите какой командой распазнать какое напряжение на первом входе, и какой камандой принять данные, а то я вообще запутался.

а на сколько это распространено? а на сколько это распространено? Обсалютное большинство пишет на VHDL или Verilog?

Можно ли для FPGA писать программы на Си

Что делает операция rising_edge(write_to_fifo1)

Поменяв .zip на .pdf, можно скачать соответствующие app notes. Поменял, но к сожалению не смог скачать app notes, обьясните где их можно скачать?