=AK=
-
Постов
3 299 -
Зарегистрирован
-
Посещение
-
Победитель дней
7
Весь контент =AK=
-
Странности с симуляцией
=AK= ответил =AK= тема в Среды разработки - обсуждаем САПРы
VHDL Process Statement warning at <location>: signal "<name>" is read inside the Process Statement but isn't in the Process Statement's sensivitity list ... During simulation, the Process Statement updates the value of signal o whenever signal a changes value. However, changes to the value of signal b do not trigger the execution of the Process Statement, and thus signal o behaves as a pseudo-latch, that is, it retains its value, whenever signal b alone changes value. Quartus II Integrated Synthesis ignores the pseudo-latch behavior implied by the incomplete sensitivity list in the example above. It generates logic as if the sensitivity list were complete, and therefore implements purely combinational logic for signal o. ACTION: To avoid receiving this message in the future, and to avoid potential mismatches between simulation and the synthesized logic, add the specified signal to the sensitivity list. ... Про синтезатор сказано яснее ясного: ему мой список по барабану. Однако про симулятор вроде бы говорится, что он и на самом деле им руководствуется, что, с моей точки зрения было бы крайней глупостью. Проверяем, как на самом деле ведет себя симулятор, если ему подсунуть неправильный список чувствительности. Создаем модуль: LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; USE ieee.std_logic_unsigned.all; ------------------------------------------------------------ ENTITY Sim_Test IS -- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! PORT ( Clk : IN STD_LOGIC; Rst : IN STD_LOGIC; InData : IN STD_LOGIC; Out1 : OUT STD_LOGIC; Out2 : OUT STD_LOGIC; OutCnt : OUT STD_LOGIC_VECTOR(3 downto 0) ); -- {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE! END Sim_Test; ------------------------------------------------------------ ARCHITECTURE Sim_Test_architecture OF Sim_Test IS signal cnt,shr : unsigned(3 downto 0); signal dummy : std_logic; BEGIN process(dummy) -- по-вашему, он вообще запускаться не будет?;) begin if Rst='1' then cnt <= (others => '0'); shr <= (others => '0'); elsif rising_edge(Clk) then cnt <= cnt + X"1"; shr <= shr(2 downto 0) & InData; OutCnt <= std_logic_vector(cnt); Out1 <= std_logic(shr(3)); end if; Out2 <= std_logic(shr(1)); end process; ------------------------------------------------------------ END Sim_Test_architecture; Запускаем симулятор и видим, что он тоже, как и синтезатор, видал этот мой липовый спиcок в белых тапочках: Что и следовало ожидать Усложняем задачу. Вводим липовый клок Clk101 частотой 101MHz с начальным смещением 3.33ns, и в списке чувствительности вместо dummy использум Clk101. Запускаем симулятор. Ничего не изменилось :laugh: "Суха теория, мой друг, а древо жизни зеленеет" © :)
