Перейти к содержанию
Поиск
    

Cont

Участник*
 Профиль  Обзор контента

  • Постов

    112

  • Зарегистрирован

  • Посещение

 Тип контента 

Сообщения, опубликованные Cont

  2. Опубликовано · Пожаловаться

    Имеется проект для ПЛИС Virtex4 на базе встроенного процессора PowerPC.

    По мере роста проекта и обвешивания процессора различной периферией

    результаты синтеза(по-моему предположению) стали непредсказуемыми.

     

    Проявляется это в том, что после внесения каких-либо изменений в проект

    (или даже без внесения изменений) и перекомпиляции проекта, он перестает

    работать. Т.е. к процессору нельзя подключиться с помощью отладчика,

    нет сигналов на соответствующих выходах. Иногда происходит так, что проект

    работает частично(процессор не работает, часть логики работает).

     

    Констрейнты указаны на тактовый сигнал, на шины памяти, результаты синтеза удовлетворительные.

    Процессорная система является подмодулем в ISE.

    Еще возникает вопрос, нужно ли указывать констрейнты в самом EDK?

     

    Как можно найти причину и решить эту проблему?

  3. Опубликовано · Пожаловаться

    вопрос не совсем по теме, но начинать новую ветку не хотелось бы.

    Можно ли используя трансиверы ПЛИС(например rocket io) чтобы реализовать 10/100/1000 Мбит или для этого нужно использовать

    схему MAC + SGMII + внешний PHY. Заманчиво выглядит MAC+Rocketio, но последнее решенее вроде только для гигабитных каналов. или я ошибаюсь?

  8. Опубликовано · Пожаловаться

    Имеется модуль с flash 64мб (IDE интерфейс),ОЗУ(128), RS,LAN. Необходимо установить линукс. как поступить? можно ко второму IDE подключить CD_ROM и установить с диска. Но в этом случае возникает проблема с выбором дистрибутива(компактный, с ядром > 2.6.24). Если скомпилировать свой вариант ядра, возникает вопрос, как быть у становкой? Загрузочный диск ниразу не создавал.

  9. Опубликовано · Пожаловаться

    Моя ошибка(?) была в том, что я следовал инструкциям из xilinx Software manuals, раздела synthesis and simulation и прописал библиотеку pcnt.lib и другие директивы, кторые, теперь видимо не требуются. (после их удаления проект наконец-то стал компилироваться)

    Сейчас вылетает ошибки

    # Time: 100 ps Iteration: 2 Instance: /top/ppc/ppc405_0/ppc405_0/dplb0_plbv46_adapter_i

    # ** Error: nofile(48): $hold( negedge <protected>:25 ns, negedge <protected>:25 ns, 10 ps );

    # Time: 25 ns Iteration: 32 Instance: /top/ppc/ppc405_0/ppc405_0/ppc405_adv_i/ppc405_adv_i/ppc405_adv_swift_bw_1/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>

    # ** Error: nofile(48): $hold( negedge <protected>:35 ns, negedge <protected>:35 ns, 10 ps );

    # Time: 35 ns Iteration: 12 Instance: /top/ppc/ppc405_0/ppc405_0/ppc405_adv_i/ppc405_adv_i/ppc405_adv_swift_bw_1/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>/<protected>

     

    а так же проблема с симуляцией mpmc. Не понимает примитивов FDR, FDRE.

  10. Опубликовано · Пожаловаться

    Большое спасибо за советы! Моделсим стал запускаться.

    Однако болезненный переход с ISE10.1+Modelsim6.3 на ise11+Modelsim6.5 еще не закончился. После компиляции библиотек в 10-й версии задавалась(обычно автоматически) переменная среды LMC_HOME=%XILINX%\smartmodel\nt\installed_nt. Редактировался файл modelsim.ini где указывались библиотеки (pcnt.lib, simprim и т.п.) и все работало. Сейчас такой переменной нет и библиотеки в другом месте. Я создал сам эту п.с., указал библиотеки, но моделсим упорно их не видит. Поделитесь опытом, какие изменения?

  11. Опубликовано · Пожаловаться

    Устанавливаю лицензию так же как устанавливал раньше. Может быть все-таки ошибка при установке? Как я написал в начале, визард вылетел с ошибкой, что не может найти файл. (Но с сайта инсталяхя скачана без ошибок!). Ставлю в Win XP SP3.

  12. Опубликовано · Пожаловаться

    Эх, было бы все так просто. Переменная эта у меня прописана, но моделсим вылетает с ошибкой

    Unable to checkout a viewer license necessary for use of the Modelsim graphical user interface. Vsim is closing. Что еще за вьювера не хватает, не ясно((.

  14. Опубликовано · Пожаловаться

    Решил поставить Modelsim 6.5. Но вместо привычного окна License wizard в конце установки вылетает ошибка

    Error sourcing /qa/buildsites/6.5/builds/win32/src/vcom/wizard.tcl: unable to open key: Не удается найти указанный файл.

    (win32) 1 %

    В чем может быть проблема? В ходе процесса установки никаких ошибок не было.

  16. Опубликовано · Пожаловаться

    Неразумное применение FPGA вместо примитивных контроллеров, посему и реализовать криво и обсуждать кривые решения совершенно не интересно.
    Вопрос, между прочим, правильный. Бывает же такое, что то что можно реализовать на контроллере нужно делать в ПЛИС аппаратно, это не тема обсуждения.

     

    Я бы немного уточнил вопрос автора: кто какие использует методологии проектирования? Это важная тема, особенно если речь идет о больших и сложных проектах. В литературе уделяется внимание простеньким примерам(счетчики, в лучшем случае АЛУ). Вот появилась новая задача. Например, нужно раелизовать устройство, котрое принимает данные по определенному протоколу, обрабатывает их, и отправляет далее по другому. С чего начать? Многие мои коллеги, получив новый проект, сразу включают сапр и начинают что-то городить на vhdl. Традиционный подход, когда выполняется декомпозиция проекта на модули, описывающие работу функционально независимого элемента не работает. Модулей становится много и объявления портов, декларация компонентов и секции port map занимают 50%(если не больше) от всего кода, появляются ошибки. Как правильно организовать связь между модулями. Все писать в одном архитектурном теле - тоже не выход из ситуации. Может быть стоит попробовать языки более высокого уровня, типа систем си, но мне как пользователю ISE, не ясно что с ним делать(систем си -> vhdl - по-моему еще один источник трудностей и ошибок).

  17. Опубликовано · Пожаловаться

    Вопрос к знатокам Modelsim:

    При поведенческом моделировании проекта(ISE/EDK) в Modelsim четко просматривается иерархическая структура проекта и мы можем легко найти в окне sim нужные нам блоки и добвить нужные сигналы для просмотра. В случае с временным моделированием, вся иерархия нарушается и каждый раз приходится искать во всей этой каше нужный сигнал. В случае с EDK, когда проект огромен, это отнимает уйму времени.Есть ли способ исправить ситуацию?

  18. Опубликовано · Пожаловаться

    Спасибо, посмотрел стандарт. Склоняюсь поставить Synplify ибо привлекают его широкие возможности.

    Меня интересует создание полноценной SOC на плиске, поэтому городить самому что то уровня ARM Cortex-M не вижу смысла. Я придерживаюсь концепции больше функциональности, меньше временных затрат.

  19. Опубликовано · Пожаловаться

    Попробовть желание есть, но пока сапра в наличии нет. И какое средство, на Ваш взгляд, среди этого множества самое продвинутое в плане софт процессоров? Мне пока совершенно не ясна ситуация с ними. Я получу что-то на подобие SOPCа? Будет ли у меня тотже набор периферии(с шиной Авалон)? И какие серьезные альтернативы Ниосу и Микроблейзу они предлагают?

  20. Опубликовано · Пожаловаться

    Довольно часто слышу от коллег, что средства от Синопсиса, Ментора в некоторых случаях превосходят "родные" средства по разным параметрам, например, результатам синтеза(и компактнее и быстрее получается)

    Действительно ли так? И самое важное для меня, есть ли там возможность работы с софт процессорами(не только по части синтеза но и отладки и написания софта или без SOPC Builder'a никак?)

    Заранее, спасибо

  21. Опубликовано · Пожаловаться

    Pin Name Dir Description

    1 RED Red Video (75 ohm, 0.7 V p-p)

    2 GREEN Green Video (75 ohm, 0.7 V p-p)

    3 BLUE Blue Video (75 ohm, 0.7 V p-p)

    4 ID2 Monitor ID Bit 2

    5 GND Ground

    6 RGND Red Ground

    7 GGND Green Ground

    8 BGND Blue Ground

    9 KEY - Key (No pin)

    10 SGND Sync Ground

    11 ID0 Monitor ID Bit 0

    12 ID1 or SDA Monitor ID Bit 1

    13 HSYNC or CSYNC Horizontal Sync (or Composite Sync)

    14 VSYNC Vertical Sync

    15 ID3 or SCL Monitor ID Bit 3

     

    Это аналоговые выходы, я имел ввиду то, что у вас поступает на DAC. (Но скорее всего там DE и не нужен) Возможно ваш LCD по какой-то причине не работает с VGA.

     

    Напишите полное название вашей платы.

  22. Опубликовано · Пожаловаться

    DE - PIXEL DATA ENABLE. Странно что Вы задаете этот вопрос, возможно у вас нет этого сигнала в контроллере. Такое в принципе возможно, если выход аналоговый, т.к. некоторые DAC-и работают без DE.

  23. Опубликовано · Изменено пользователем Cont · Пожаловаться

    Проверьте полярность сигнала DE, неправильная полярность этого сигнала у меня привела к такому же результату

  24. Опубликовано · Пожаловаться

    Подключаю EDK-ю систему как подмодуль в ISE. Выходы некоторых корок должны подключаться непосредственно к пинам плиски, т.к. в них прописано следующее:

     

    (* IOB = "TRUE" *) FDCPE //в 11.1 (* IOB = "FORCE" *)

    # (.INIT(1'b1))

    inst_name

    (

    .Q (out),

    .C (clk),

    .CE (1'b1),

    .CLR (1'b0),

    .D (in),

    .PRE (rst)

    );

     

    При попытке подключить выход не к пину, а к wire-у(с сигналом нужно еще проделать кое-какие преобразования), выдается ошибка The register reg_name requires general routing. Окажет ли существенное влияние на временные характеристики удаление атрибута (* IOB = "TRUE" *)?

    Интересно то, что примитива FDCPE нет в Virtex5, тем не менее проект компилируется

×
×
  • Создать...