Крюк

Все же некоторые пишут на С++ в Keil. Они не используют CMSIS и SPL? Или как-то иначе? В IAR народ обходит слева - https://habr.com/ru/post/459642/. А в Keil как? Хочется писать на С++ как привык, и использовать свои заделы. Колется вручную работать с ядром и периферией. И вообще - вопрос, как я понимаю, не в среде. А в отсутствий SPL, написанной на С++? Без разницы - Keil, IAR, Eclipse. SPL всё равно все сишные. Как люди в таких условиях пишут для ARM на С++?

Дискуссия в этой теме в основном ведется о самом языке С++. Меня интересует другое - при создании проекта С++ в IDE Keil будут ли сложности с использованием SPL? Взял небольшой миландровский пример проекта для К1986ВЕ92QI с инициализацией ядра и части периферии, и просто переименовал main.c в main.cpp. Проект оттранслировался, но выскочила куча варнингов. На порядок больше, чем с main.c. Сам я привык уже к работе на C++. Где будет больше геммороя при работе в Keil - при возврате к С или при использовании С++? Речь именно о самой среде Keil с прилагаемым компилятором и паках со стандартными библиотеками. Не о сравнении С и С++!!!

Задержка с линии данных данных, или фронт битовой частоты двигали? И автоматическую настройку всех задержек не делали? Только ручную на этапе отладки для каждого канала АЦП?

Предстоит сопряжение 4-канального высокоскоростного АЦП AD9253( две линии данных на канал АЦП, 80MHz частота выборки, 640 MHz частота передаче по одной из линий) с Zynk Ultrascale+. Пока только начинаю разбираться. По материалам не пойму как в проектах используется сигнал кадровой синхронизации, идущий с АЦП? Просто в Test Pattern синхронизируемся по информации, и потом работаем в основном режиме без использования сигнала кадровой синхронизации? Зачем тогда с АЦП выдается сигнал FCO? Затем, требуется ли динамическое выравнивание фазы в основном режиме?

И драйверы Usb-blaster для Квартуса 9.0 под Win10 нормально встают?

В Win10 для прошивки POF какую программу лучше использовать? Usb-blaster есть. Использую 5576ХС4Т. Quartus 9 на Win10 вроде встал. Пока нет возможности проверить процедуру прошивки . Есть ли у кого опыт прошивки миландровской флешки в Win10?

Как удалось решить все проблемы? Мне предстоит сопрягаться с AD9253, хотелось бы обозначить решение проблем для себя

А ISE и Vivado вместе установленные не мешают друг другу?

Я делал по ссылке- https://www.xilinx.com/support/answers/62380.html, вроде работает

А батник решает проблему только с Impact или еще какие-то другие?

Vivado 19.2 ? Универсальным генератором лицензий эта версия лечится?

Спасибо, но наверное пришло время перейти на новое

ISE c Win10 подружить не получается. Прошу посоветовать версию наименее глючную версию Vivado, с доступным лекарством из закромов. Доступ в закрома у меня есть

Оклад в зависимости от квалификации от 30 000 до 65 000 руб, с дальнейшим ростом Несколько вакансий. Филиал крупной государственной московской фирмы в СПБ. Обязанности: • Разработка ПО для DSP процессоров. • Разработка внутренней документации. Желательные требования: • Опыт работы в среде разработки: Code Composer Studio Приветствуется: • Технический английский. • Опыт программирование на C/C++. • Опыт программирование FPGA(vhdl). • Опыт работы в среде разработки Eclipse, Qt Возможен прием студента последнего курса или выпускника. Условия: Работа в офисе в г. Санкт-Петербург, м. Балтийская Работа по ТК РФ. Тип занятости: Полная занятость, полный день, удаленная и фриланс не рассматриваются все предложения отправлять на почту: [email protected]

А какую версию quartus рекомендует производитель? И последняя версия quartus поддерживающая Flex(аналог 5576)? Где-то видел упоминание, не могу вспомнить.

Пробуем работать с 5576XC4T, в качестве софта применяем quartus 9, в качестве программатора пытаемся использовать usbblaster Не удается подключить драйверы под WIN7, как народ изворачивается?

Что было - в одном из нижних модулей я сделал 32-разрядный порт, но в качестве трехстабильных использовал только два выхода, к остальным 30 выходам модуля внутри ничего не подсоединил, вверху к 32-разрядный порт нижнего модуля подсоединил к 32-разрядной верхней шине. Synplify соображал, что если я использую только часть выходов модуля, то на неиспользуемые не надо обращать внимание. Ise же начал ругаться на выходы всех нижних модулей без исключения , а не на выходы этого конкретного модуля, где в качестве трехстабильных использовалась только часть выходов. После того как сделал выход шины с модуля 2-разрядным - все пошло. Это дело вкуса, как писать код. Использование трехстабильных буферов в нижних модулях или вверху - без разницы.

Пока перерыв для экспериментов, сделал тестовые проект с трехстабильными буферами, через Ise пропустился, но факт, что старый проект совсем не менял, но Ise выдает именно вышеуказанную ошибку. Думаю выясню в чем дело, обязательно сообщу.

Почему старый старый синтезатор Synplify умный, а новый Ise дурак. Я думаю, если языковая конструкция правильна , то это не каракули и синтезатор должен её обрабатывать. Использование трехстабильного буфера есть в стандарте. На новом месте приказано использовать Ise. Да и по политике Xilinx-a видно принуждение использования его софта, если не мытьем, так катаньем.

Нет.

Я согласен делать это в новых проектах, неохота переделывать старый. И честно говоря люблю смотреть верхний уровень в графическом представлении, при использовании выходов с тремя состояниями графическое представление для меня нагляднее. Понятно, что не будет третьего состояния. Ничего неконтролированного не подключал, рабочий проект без единого изменения в коде, только синтезатор не Synplify, а Ise. Неохота переделывать старый проект и при использовании старых заделов в новой разработке их придется менять.

На языке - это правильная конструкция, стандарт VHDL её поддерживает. Если конструкция правильная, то синтезатор не должен её забраковывать, если он не кривой.

Не могут быть обе единицы - это разные выходы адресного декодера. Главное - эта конструкция абсолютно нормально работала при использовании synplify, но не проходит при использовании Ise. Так как Q - выходы с тремя состояниями, то они просто соединяются в топе (структурное описание на VHDL). Неужели в топе надо городит отдельный мультиплексор шин? Люди, как вы мультиплексируете шины при использовании Ise?

Выскакивает ошибка Xst:528 - Multi-source in Unit <Top> Пишу на VHDL. Использую в нижнеуровневых модулях конструкцию типа: в первом модуле Q (15 downto 0) <= BUS1 when RD1 = '1' else "ZZZZZZZZZZZZZZZZ"; в первом модуле Q (15 downto 0) <= BUS2 when RD2 = '1' else "ZZZZZZZZZZZZZZZZ"; RD1 и RD2 естественно разные сигналы. в топ модуле выходы Q этих субмодулей соединяю. Это аналог на VHDL использования буферов с тремя состояниями. При использовании синтезатора Synplify синтез проходил без замечаний и проект работал нормально. При использовании для синтеза Ise выскакивает ошибка ошибка Xst:528 - Multi-source in Unit <Top>. Я знаю, что эту конструкцию Synplify заменял на мультиплексор, почему синтезатор Ise этого не делает? Ведь языковая конструкция правильная.

Место жительства?