sanek78

Есть АЦП с входом 0V - +3.3V и сигнал для измерения -5V - +5V, 10kHz. Подскажите где взять схему преобразования и нормирования с фильтром,ограничителем и т.п., желательно с теорией и практикой.

Была следующая проблема. Есть Spartan3е Starter Kit. Пытаюсь загрузить конфигурацию на Platform FLASH, но ничего не выходит. Вернее что-то выходит, но что именно понять не могу. Программа рабочая, судя по сообщению iMPACT, успешно грузится в PROM, но на самом деле на плате ничего не происходит. Уже конфигурированный ПЛИС сбрасывает свою программу, т.е. что-то там все-таки происходит, да и фабричная конфигурация с PROMa тоже стерлась. Помогла прошивка CPLD фабричной конфигурацией.

Пока никак. Но скорее всего остановимся на след. варианте. 1. Документация при сохранении на серверах сразу делится по папкам которые более менее разумно структурированы. 2. Если проблемы с поиском, тогда используется Google Desktop Enterprise. Бесплатно, каждый пользователь может добавлять инфу, и без долгих головняков.

Бывают-то всякие, вопрос в том, кто какими программами УСПЕШНО пользуется. У нас тоже какие-то базы данных есть, но довольно неудобные, в итоге ими никто не пользуется. И речь не об обороте,а о организации. Т.е есть куча инфы в различных форматах(pdf,txt, jpg, и т.д) на различных серверах локальной сети. Вопрос - как организовать инфу с целью быстрого её поиска.

У меня такой вопрос. Знает кто-нибудь какие-нибудь бесплатные и удобные программы, для организации документации в локальной сети(около 20 пользователей)? Самое важное - быстрый поиск информации. Подумываю о Google Desktop но практического опыта нет, может кто-то сталкивался?

Мне кажется, что "only a single HDL" значит, что не разрешены сложные структуры в проекте, только одиночный VHDL файл.

Спасибо! Сам бы еще пару дней искал. :)

Столкнулся с такой же проблемой. Не подскажете конкретнее, где именно искать эту галочку?

у меня такой косяк вылазил, когда пытался симулировать часть программы, а как TopModul была выбрана другая часть или программа целиком.

Я диплом пишу, поэтому результат может быть только на уровне прототипа(пока). Но соединить DSP с FPGA(Starter Kit) получилось, данные передаются по SCI на 115к. Соединил двумя проводами на 15см. Интересно правда посмотреть что получится, когда рядом преобразователь частоты начнет долбить. Где-то через месяц напишу, как алгоритм с помехами справляется.

Спасибо большое за идею(или даже за решение). Сделал как Вы советуете - работает как часы. :a14: Упс. Тут уже даже код появился. Я правда все равно в VHDL писал :)

to druzhin спасибо. Я работаю в VHDL, но смысл понял. to all Нашел таки основную причину. При создании симуляции не ставил галочку, см. картинку.

Присоединяюсь к вопросу,может есть у кого-нибудь полож./отриц. отзывы.

to Genn: Спасибо большое, я уж думал, что это мой кривой код или руки. все нашел как Вы и описали. to all: Спасибо

клок молотит сразу - вот только на выходе первые 10-12 тактов стоят дефолт значения, после - выход какой и должен быть

я только начал работать с ПЛИС, поэтому не считайте мои догадки абсолютной истиной. у меня уже взрыв мозгов, ведь вроде элементарный пример, может где-нибудь галочку неправилно воткнул? Скорее всего Вы правы, да и я читал где-то, что сначала dcm сам себя настраивает. Ищу дальше, солнце еще высоко :smile3046:

вроде проясняется по-тихоньку. сделал простой блок все - ок. c<=a and b; только ставлю if clk'event and clk='1' then c<=a and b; end if; сразу возникает эта ошибка с тактами. читал где-то что если не делать reset для DCM то тоже возникает ошибка в 100 нс(т.е 10 тактов), видимо симулятор привязывает мой блок к DCM. Осталось понять как он отвязывается.

что такое ФАПЧ? (не DCM ?)если DCM то не использую. что значит начинает работать через 10 тактов ? - 10 тактов выдаёт какие-то значения( не X и не U), только потом реагирует на входные сигналы. если продолжаю симуляцию, то при тех-же входных сигналах реагирует сразу.

Спасибо. Может быть и со следующей проблемой кто-нибудь сталкивался. Функциональное симулирование - все ок. postroute - выход начинает работать правильно только через 10 тактов. Уже сутки сижу, ведь должно работать, а не хочет. Симуляцию вызываю из ISE, то что глюк в Webpack(ISE) -пока не верится. Да, при такой-же комбинации сигналов в середине симуляции - все ок, везде. Стоит ли дальше искать ошибку или забить, а если искать, то где?

недавно начал работать с FPGA и ни как не могу разобраться со след. проблемой. Есть несколько работающих блоков(VHDL). Делаю для каждого Post-Route симуляцию - все Ок. Соединяю их в один большой блок, делаю Post-Route симуляцию - красные состояния(Х). это нормальное явление или могли быть какие-нибудь неточности в отдельных блоках, но которые вылезли только сейчас. И вообще может есть догадки в каком направлении стоит искать ошибку?