Kavlav

Мож стимул какой-нить нужен для ускорения?! :beer:

Я это делаю с помощью команд в xcl-файле: /*-Jsize,algo[,flag[,symb[,seg[,align[,init]]]]][=ranges[;ranges…]]*/ -J2,crc16,,,PROGCHECKSUM,=(CODE)0-(_..X_PROGRAMM_END-2) -J2,crc16,,,SYSTEMCHECKSUM,=(CODE)_..X_SYSTEMS_START-(_..X_SYSTEMS_END-2)

Вопрос по правильному подключению VDDA и VSSA. Если я не использую ADC и DAC,а использую PLL и POR достаточно ли подключить VDDA->VDD и VSSA->VSS? Ведь это общее питание для аналогового домена. Или все таки нужно подключать через фильтр и VDDA и VSSA.

Не в Pin Planner~е задается, а в Assignment Editor~e (последняя строчка в свойстве на поле Assignment Name).

Спасибо Всем за ответы и ссылки, особенно Aleksandr_KPI! Покурил XAPP154 всё красиво, но увы, для моего случая такой вариант не прокатит по скорости. :crying:

Попалась на глаза эта тема и заинтересовала. Возник вот такой вопросик. В целях удешевления борды (не ставить внешние DACи), возможно ли на втором сыклоне сделать 8-битный DAC с выходной частотой 40MHz?

В приведенном выше рисунке из доки, неправильно нарисован Tch, на самом деле он 10ns, а не 90ns. А дальше по формулам, как пишет Ув. des00

Ув. AlexandrY. Прошу Вас "не рубить с плеча" то, о чем пишет vlad_new. Считаю, что данный опыт очень интересен и не только мне одному. Объясню почему. Несколько лет назад в КБ мы производили устройства, правда на базе ATmega128. Тираж этих устройств был более 15 тыс. экземпляров. Данные устройства эксплуатировались в сложных температурных и электромагнитных условиях. Похожие на те, о которых и пишет vlad_new. Так вот, попадались такие уникальные чипы, которые некорректно выполняли арифметические, логические и периферийные операции. Ведущему программисту пришлось написать специальный тест, который при старте тестировал логику и работу с периферией. Если этот тест не проходил, то основная программа не стартовала и выводилось сообщение об ошибке. И это были партии, закупленные в Китае. Вот в связи с этим, мне это важно.

Респект vlad_new'у, возьму на заметку! А по правильной разводке платы тоже интересно, будет желание напишите пожста.

По правильному это делается так. В папке ...Iar Systems...\avr\config находите подходящий конфигурационный файл для линкера, например lnkm64s.xcl. В этом фале и прописываются все сегменты, стеки и т.д. В нем есть подробные коментарии, разобраться будет просто.

А если они свои "косяки" больше года правят, то выпускают новую версию!? :yeah:

Нужно этот лог заслать разработчикам на анализ!

Своя прога лучше (просто вывод на форму черных=0 и белых=1 бит), в ней и скролинг сделать можно и интересующий адрес показывать.

Отлаживаете в режиме симуляции или с дебаг-адаптером?

Все правильно, только нужно подобрать размер по вертикали и горизонтали правильный, иначе вместо шрифта будут "кракозяблы". Сам так находил шрифты и картики, еще когда под Z80 проги были...

Эт Вам сюда http://electronix.ru/forum/index.php?showtopic=71617

Огромный сеньк, скачал, разобрался. :a14:

Перелопатил пдфку по этому МК (у меня он Doc ID 16554 Rev 2, с сайта производителя) и там такого не нашел. Вот для STM8 есть в описании этот раздел, а для STM32F1xx и STM32F2xx нет этого раздела. А Вы в каком руководстве это видели?

Всем доброго дня! Как прочитать и испоьзовать 96-ти битный уникальный номер, о котором вещают производители? Нигде не нашел описания. :crying:

Я привёл выше два примера реализации памяти и двунаправленной шины: library ieee; use ieee.std_logic_1164.all; entity single_port_ram is port ( data : in std_logic_vector(7 downto 0); addr : in natural range 0 to 63; we : in std_logic := '1'; clk : in std_logic; q : out std_logic_vector(7 downto 0) ); end entity; architecture rtl of single_port_ram is -- Build a 2-D array type for the RAM subtype word_t is std_logic_vector(7 downto 0); type memory_t is array(63 downto 0) of word_t; -- Declare the RAM signal. signal ram : memory_t; -- Register to hold the address signal addr_reg : natural range 0 to 63; begin process(clk) begin if(rising_edge(clk)) then if(we = '1') then ram(addr) <= data; end if; -- Register the address for reading addr_reg <= addr; end if; end process; q <= ram(addr_reg); end rtl; ---------------------------------------------------------------- LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY bidir IS PORT( bidir : INOUT STD_LOGIC_VECTOR (7 DOWNTO 0); oe, clk : IN STD_LOGIC; inp : IN STD_LOGIC_VECTOR (7 DOWNTO 0); outp : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END bidir; ARCHITECTURE maxpld OF bidir IS SIGNAL a : STD_LOGIC_VECTOR (7 DOWNTO 0); -- DFF that stores -- value from input. SIGNAL b : STD_LOGIC_VECTOR (7 DOWNTO 0); -- DFF that stores BEGIN -- feedback value. PROCESS(clk) BEGIN IF clk = '1' AND clk'EVENT THEN -- Creates the flipflops a <= inp; outp <= b; END IF; END PROCESS; PROCESS (oe, bidir) -- Behavioral representation BEGIN -- of tri-states. IF( oe = '0') THEN bidir <= "ZZZZZZZZ"; b <= bidir; ELSE bidir <= a; b <= bidir; END IF; END PROCESS; END maxpld; Осталось их "красиво" объединить. :1111493779: И не забыть про констрейнты...

Вот примерчик http://www.altera.com/support/examples/vhd...oss=bidir%20bus

http://www.altera.com/support/examples/vhd...le%20port%20ram

Если закладка зашита в ПЗУ её легко вычислить путем сравнения с оригиналом. Поэтому ищутся варианты закладок в залоченные чипы, которые имеются на этой платформе... :01:

Опа, а ква тогда на какую смотрит? Попробуйте для каждой сгенерить лицензии и определить методом тыка какая подойдет...

Вы правы, на плате даже предусмотрен штатный разъем BDM, через который и делали задуманное...