cerg19:
Читайте коментарии при верификации и имплементации там все есть,а именно: какая логика синтезируется,а какая выбрасывается.
В VHDL не подключенный выводы лучше прописывать как "open". Посмотрите описание на свою версию ISE, в какой-то из них была галочка со мыслом "no optimization".