alexadmin

Ну вариантов-то в нашей стране не особо много, чтоб еще выбирать ;-) Теоретически в Москве проводится тут: http://iu3.bmstu.ru/altera/ Насколько оно реально живо не знаю.

Можно попробовать переключится на стандарт VHDL'2008, если сейчас используется 93.

Проще всего взять тактовую со встренного компонента (примитива) отвечающего за конфигурацию. Название сейчас не помню, но в интернете легко ищется. Частота порядка 40-60 МГц будет. Точнее на логике все равно не выйдет.

Речь ведь шла не о реализации ШИМ, а о подходе в целом. Понятно, что все можно написать на RTL. Но стиль из примера выше можно использовать для построения разного рода последовательных управляющих автоматов - как более удобный вариант записи, чем через классическое описание КА. Почти как программа для процессора, но без процессора :) Жаль, что не получится. Спасибо всем за участие...

А есть ли синтезаторы, которые умеют корректно собирать код типа нижеприведенного? У меня под рукой только вивада с квартусом - квартус сразу говорит, что не больше одного wait на процесс, вивада делает вид что компилирует, но по факту подключает выход на 1 и все. Может у ментора/кэденса есть шибко умные синтезаторы? process begin led <= '0'; for i in 0 to 10000 loop -- 000 wait until clk = '1'; end loop; led <= '1'; for i in 0 to 20000 loop wait until clk = '1'; end loop; end process;

Может там 100 таких АЦП будет? ;)

А поэлементно если сравнить?

Это понятно, что луты разные. Я про то, что даже в 7 вертексе с его мегалутом ;) (там lut6 вроде?) их сильно больше, чем триггеров.

Я так понимаю, штука в том, что там лутов в 2.5 раза больше, чем триггеров вышло. А в спидстере так и вовсе почти в 4. То есть как бы не очень сильно конвейеризирован...

Из общих рассуждений - у nt64 куда как больше доступно памяти, может быть в версии nt насильно происходят какие-нибудь урезания в алгоритме трассировки (для крупных кристаллов может иметь смысл, чтоб хоть как-то работало). Но вот со слоями логики не вполне ясно - за них ведь отвечает синтезатор в первую очередь, а рутер лишь распихивает получившиеся слои куда сможет...

Давно подумываю на тему, что если в каждый модуль добавить `define { begin `define } end то жизнь наладится Ну и с несуразным assign еще что-то надо придумать. С always сложнее и его странными posedge/negedge, но там можно не понимать - достаточно вызубрить $-) Гиви, это нельзя понять, это нужно запомнить (с)

В этом случае Verilog - худший выбор. Ибо begin-end есть и там и там, но в верилоге его больше ;)

Хм. Мне казалось, что в исе (в core generator) они автоматически сразу порождаются где-то в подкаталоге...

Надо жамкнуть правой кнопкой на сгенерированном ip-компоненте и выбрать Open (или generate?) Example Design

Лучше всего нарисовать в симулинке (написать в m-скриптах) и сгенерить готовый hdl-код. Это если с нуля. А если уже готовое есть, то все зависит что/как конкретно хотите отлаживать - можно и калькулятором обойтись...

Не на чем счас проверить, увы. Иначе бы и не спрашивал. А спланировать хотелось бы...

Ну я исхожу из того, что это фирменное IP-ядро, внутренности которого отлаживать я бы по любому не стал/не смог.

Вопрос в значительной степени дурацкий, поэтому предлагаю к высоким материям не переходить в интересах неувеличения энтропии. Есть структурная симуляционная модель ip-компонента Xilinx. Внутри LUT, FDR и т.п. Тестбенч на ней работает успешно. Компилируется (вплоть до порождения конфигурационного файла) тоже успешно (после убирания всяких synthesis translate_off). Будет ли адекватно работать в аппаратуре или есть какие-нибудь скрытые грабли? Отсутствие базового компонента и физического нетлиста (ngc) примем как данность.

Давненько дело было. Но насколько я помню, смотрел таки данные-клок на пинах АЦП, там было в пределах указанного даташитом. На самой FPGA, понятное дело, было не посмотреть, но в теории мне обещали skew по плате не больше 50 ps. Кстати, в 7 семействах у хилых появилось замечательное переферийное FIFO, предназначенное как раз для того, чтобы принять данные от внешних клоков и перейти на внутренний клок. FIFO_IN зовется, если не ошибаюсь. Новый проект хочу как раз на них сделать.

Не. Клок был прямо от АЦП, сопровождающий данные.

В квартусе библиотеки - это просто таталог с файлами, без явной привязки к логическим именам библиотек. Assignments => Settings ==> Libraries Только надо быть готовым к тому, что если имя файла не совпадает с именем модуля, то квартус может его не найти и придется все равно подключать файл явно.

Могу поделиться личным фэйлом: пытался ходить первым путем с альтерой (циклон/ария). Ничерта не вышло. Временной анализ проходит успешно (сколько я времени на это положил...), но на практике не работает, даже жалкие 200 МГц (400 MSPS). В итоге использовал схему с кручением фазы принимающего клока либо задержек в пинах с предварительной калибровкой.

1. Только на один. Либо на любое количество, но одновременно работать будет только на одном (на каждую купленную лицензию). 3. Все эти микросхемы поддерживаются Веб-версией.

Как чувствовал, блин - только в пятницу предыдущую версию скачал и поставил... Кстати, в виваде 2014.1 не хотет генерироваться clocking wizard IP - выдает кучу невнятных ошибок при запуске визарда.

Вы должны явно в настройках этого модуля (закладка Parameters свойств каждого установленного символа) задать соответствие.