torik

Значит, у меня что-то с компом.

Выделяем пины како-го либо парта, пытаемся задать им длину 10 мм. Все - сглючило.

Ща еще немного поверчу сам. Открыли либу на другом компе, сделали мелкие изменения, сохранили. Вернули на мой комп. Вроде опять все нормально. Если будут проблемы вновь - выложу. Спасибо. Через несколько минут работы снова накрылась либа. Выкладываю. Просьба посмотреть. Может что-то и в либе, а может у меня с компом чего не так... lll1.rar

Это очередной возмутительный глюк альтиума. Есть некая LibPkg, в которую входит PcbLib, SchLib. В SchLib содержится один единственный компонент (плисина), он уже использовался в проекте печатной платы, которая успешно производится. Решил добавить туда еще один компонент. Все начиналось хорошо, но в некий момент времени при попытке сохранить изменения альтиум думает несколько секунд, затем пропадает все что есть в компоненте (все парты тупо пустые), еще через несколько секунд файл закрывается/открывается автоматически и в нем не сохранились созданные мной изменения. Создал новый SchLib, скопировал туда свой компонент, некоторое время все было нормально, а потом снова таже хрень. С чем это может быть связано, кто сталкивался? Встречал этот глюк неоднократно начиная с версии 6 и по сей день, на разных компах.

Пару банков питается от 1.35В, при этом VCCPD 2.5В. Необходимо на эти же банки завести клоки. В отладке туда заводятся LVDS клоки, несмотря на питание банка 1.5В. Я попробовал также - квартус не ругается. Но как только пытаешься заставить его включить on-chip termination, сразу посылает. Как правильно и где написано? В даташите написано, что вход питается от VCCPD.

Еще одна проблема нарисовалась - для некоторых проводников отказывается вообще мерять длину from-to Пришлось удалять проводники, заново проводить.

спасибо. что-то подобное есть и в альтеровских рекомендациях.

Ну да, тут с шагом я махнул. А сколько минимум можно?

Чуть позже выложу. С ддркой, чтобы интереснее было

Наличие подобных "артефактов" в цепи проверил первым делом. Нигде ничего подобного нет. Изначально длины обе совпадали. В процессе выравнивания теперь внимательно смотрю, чтобы не появлялись эти отличия. Если появились - откатываю и ровняю заново. Например если шаг "синусоиды" сильно уменьшаешь, длину from-to считает уже не правильно, вплоть до появления глюков, который я выше привел (цепь в несколько метров).

Да это понятно, я же пишу, что между падами ничего нет. Т.е. from-to должно совпадать с общей длиной. А они разные. Поэксперементировал и заметил, что альтиум не учитывает или считает неправильно длины проводников. Зависит от того как проведешь "синусоиду". Вот пример. Слева видим общую длину и from-to, спарава саму цепь.

Состряпал класс From-To. Задал правило по выравниванию длины на +- 1мм. Tools- Interactive Lenght Tuning, выравниваем. Некоторое время все идет как надо. А затем начинаются глюки: при проверке правила утверждает, что длина проводника 29.9 мм, не хватает 2.3 мм. Вроде бы чего тут непонятного, надо добавлять и не думать... Но смотрим на проводник, его длина 31.4 мм. Чему верить? Альтиум как был убожеством, так и остался. Постоянно глючит. Иногда начинает заявлять, что расхождение в 5000 мм и не переубедить его, приходится откатываться на предыдущую версию проекта. Так работать очень трудно... Проводник проведен между двумя падами, даже без переходных отверстий. Убрал из выравниваемой цепи все "синусоиды", которые добавились в процессе выравнивания. Теперь показывает одинаковую длину цепи и участвка from-to. Как только выравниваем, эти значения становятся разными и неясно которому верить.

Есть Cyclone V, банки 7,8 заняты под DDR3, питание 1.35В. Соответвствтсвтсвенно, пинам назначено SSTL-135. 1) Хотелось бы задействовать часть свободных пинов на выход, но квартус выдает ошибку. Где написано, можно ли вообще это сделать? 2) Квартус позволяет назначить пины как входы, опять же только SSTL-135. Кто-нибудь пробовал, нормально это будет работать, если на пин будут приходить сигналы в стандарте типа обычного чмос 1.35В с обычного преобразователя уровней?

кому чего. нам интереснее много трансиверов и контроллер DDR. Интересно, а с контроллером DDR как дела обстоят, как это выглядит вообще?

Очень неплохо. Отладку бы попроще да подешевле...

Не стоит забывать, что ACE недостаточно для работы. ACE стоит 72 т.р. А сколько будет стоить Synplify-Pro? Т.е. сколько будет стоить все необходимое программное обеспечение? Имеется ввиду HD210? Тогда это очень неплохая цена. А какой порядок цен при штучной закупке?

Ща пришла рассылка: http://www.achronix.ru/company/ Кто-нибудь интересовался, сколько это стоит, сколько стоит отладка?

Можно прописать директиву /* synthesis noprune */ для всех нужных wire.

Ну и где все это?

Хочу попробовать запихнуть микроновскую флеху. Возникает еще вопрос - а есть ограничения по объему? Нигде не нашел ничего об этом, хотя EPCQ продаются только до 256 Мбит.

Да вроде как в хандбуке написано, что для SSTL-135 не надо внешних резисторов, особенно если используешь OCT

В External Memory Interfaces Handbook для DDR2 есть табличка, где указано - ставить терминирующий резистор на вывод или нет, куда его ставить, какая точность выравнивания дорожек должна быть и т.п. Для DDR3 применительно к Cyclone V что-то не вижу рекомендаций. Может есть отдельный документ? Я так понял, что возле ПЛИС не нужны никакие терминаторы, а возле микрухи памяти? Какие точности выравнивания нужны и т.п.?

да

Ну, кто попробует левую 4-х проводную флеху, отпишитесь.

Спасибо. У меня как-раз тоже заработало...