Kedin
Участник-
Постов
27 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о Kedin
-
Звание
Участник
- День рождения 23.03.1980
Контакты
-
Сайт
Array
-
ICQ
Array
-
Извините что вклиниваюсь, но вообще то MULT18X18 - это знаковый 18X18 аппаратный умножитель
-
Да. Ставил MT46V16M16 с генеренными настройками работало без проблем
-
Генерим проект с помощью System Builder Wizard и получаем отличный референсный проект :)
-
Была такая же проблема из-за того что в EDK собирался проект с настройкой -g StartUpClk:JTAGCLK (прошивка через JTAG), V4FX12 в slave serial грузился через CPLD, тоже не выставлялся DONE, поменял настройку на -g StartUpClk:СCLK сгенерил прошивку, все заработало
-
1. CCLK должен формировать мастер, т.е. внешний контроллер и по сигналу DONE он еще должен продолжаться вроде бы 8 тактов. 2. При генерации файла прошивки надо указать что прошивка для slave serial, по умолчанию делается проршивка для JTAG
-
Ядро xps_ll_temac можно настроить либо на встроенный МАС, тогда сгенериться обертка для МАС, чтобы подключить его к PLB и DDR, либо софтовый, тогда MAC генериться из ресурсов ПЛИС
-
Никак. Для формирования длительностей управляющих сигналов используют счетчики. Соотвественно все заданные вами задержки округляются до дискрета тактовой частоты
-
Verilog в Quartus-е
Kedin ответил aprox тема в Языки проектирования на ПЛИС (FPGA)
Вот из-за этой строки у вас ресурсов используется больше, в AHDL варианте этот функционал не реализован. А насчет разбежки фронтов поробуйте так always @ (posedge clk) begin if((!rstn) | init) begin CRC [31:0] <= {32{1'b1}}; match <= 1'b0; end else if(enable) begin CRC <= NewCRC; if (CRC==32'd0) match<=1'b1; else match<=1'b0; end end -
xilinx edk
Kedin ответил rv3dll тема в Работаем с ПЛИС, области применения, выбор
Может я неправильно вас понял, но когда я генерил ядра через wizard, то делал так: 1 Генерится ядро с настройками и интерфейсом J_proba.vhd (верхний уровень, в нем вызывается ipif и user_logic.vhd) - user_logic.vhd (проект пользователя) 2 Пишу код в модуле my_kod.vhd 3 Подключаю модуль my_kod.vhd в user_logic.vhd, прописываю модуль my_kod.vhd в J_proba.pao Помещаю модуль my_kod.vhd в папку ресурсов ядра. Все ядро закончено. Mожно свой модуль подставить вместо user_logic.vhd. А в ISE так просто собираться не будет нужно подключать библиотеки plb_ipif и proc_common, в общем все что подключено в ядре -
Делал ради интереса проект MPMC v2.00 c одним портом NPI, ядро висело на порте и общалось с памятью, вроде все работало. Думаю с v3.00 можно также, но лучше порт NPI не использовать, так рекомендует Xilinx. Сконфигурить вручную MPMC зачем? Проще в EDK создать систему: MPMC + свое ядро с портом NPI. Если уж сильно надо сконфигурить руками, то настройки можно взять с отчета синтеза в EDK
-
xilinx edk
Kedin ответил rv3dll тема в Работаем с ПЛИС, области применения, выбор
Если правильно понял проблему, то подключать надо руками. В модуле user_logic.vhd вставляете описание модуля filtr.vhd. Если влом описывать порты модуля, то в ISE есть команда View HDL Instantiation Template, сделает шаблон, который вставляете в модуль user_logic.vhd. Все модуль подключен, filtr.vhd надо поместить в ядро. -
Видеоускоритель
Kedin опубликовал тема в Системы на ПЛИС - System on a Programmable Chip (SoPC)
Всем привет. У меня такой вопрос кто-нибудь делал видеоускоритель на ПЛИС ? Посоветуйте какую-нибудь литературу по данному вопросу, меня интересует принципы работы, и алгоритмы используемые в ускорителях -
Ага. Они спускаются в ядра через параметры C_BASEADDR и С_HIGHADDR
-
Создаются адреса :)
-
EDK
Kedin ответил Zeratul тема в Среды разработки - обсуждаем САПРы
Вот тут посмотрите описана ваша проблема и ее решение http://www.xilinx.com/support/answers/29712.htm