[Kapsik 0]

Добрый день! Возникло два вопроса.

1. Как Quartus относится к нескольким SDC файлам подключенным к проектам? Если я часть констрейнов опишу в файле _1.sdc, а другую часть _2.sdc, прикрепляю их к проекту, как поведет себя Quartus? Один файл перезатрет другой, констрейны будут применяться последовательно из одного файла, а потом из другого или выберется какой-то один?

 

2. Констрейны для SOC. Есть проект в SOC Altera, QSYS автоматом генерит несколько SDC и прикрепляет их к проекту. Это исчерпывающие констрейны для HPS, с нас только описание FPGA части? Как мне добавить констрейны для своего дизайна FPGA, просто еще один файл .sdc прикрепить к проекту и Quartus все поймет?

[andrew_b 14]

Как Quartus относится к нескольким SDC файлам подключенным к проектам? Если я часть констрейнов опишу в файле _1.sdc, а другую часть _2.sdc, прикрепляю их к проекту, как поведет себя Quartus? Один файл перезатрет другой, констрейны будут применяться последовательно из одного файла, а потом из другого или выберется какой-то один?

Файлы будут прочитаны в том порядке, в котором указаны. sdc -- это обычный tcl-скрипт. Со всеми вытекающими.

[Kapsik 0]

Файлы будут прочитаны в том порядке, в котором указаны. sdc -- это обычный tcl-скрипт. Со всеми вытекающими.

Так, с этим вроде действительно все в порядке, обратить внимание на порядок скриптов это отличная идея. Вчера проводил опыт, все тело sdc оставил в одном файле, а последний констрейн перенес в другой. Во втором файле ставил нереальные значения ожидая слаков, но их не увидел, очень удивился и решил задать вопрос.

Сейчас посмотрел в каком порядке файлы прикреплены. Квартус последний прикрепленный файл ставит на самый верх, на что я внимания не обратил, в итоге в TQ если делаем Read SDC File, он первым прочитает файл добавленный в проект последним, видимо из-за этого у меня и была проблема. Выход прикреплять SDC в проекту в нужном порядке или делать Read SDC File не для всех разом, а по одному в нужном порядке.

Первый вопрос решен, andrew_b огромное спасибо :beer:

[Kapsik 0]

Quartus шутник конечно. Сам сгенерировал .sdc для HPS, сам 1100 штук Warning "Ignored" выдал. Это нормально? Или что-то пошло не так?

 

[bogaev_roman 0]

Quartus шутник конечно. Сам сгенерировал .sdc для HPS, сам 1100 штук Warning "Ignored" выдал. Это нормально? Или что-то пошло не так?

Насчет HPS не знаю, но многие корки, к примеру, ddr3 контролллер или ethernet контроллер, тоже генерят sdc, где некоторые ограничения игнорируются. Игнорируются, кстати, и некоторые ограничения в .qsf файле, сгенерированные .tcl. Тут надо внимательно смотреть, что именно.

[andrew_b 14]

Выход прикреплять SDC в проекту в нужном порядке или делать Read SDC File не для всех разом, а по одному в нужном порядке.

Можно, конечно, и так. Но можно добавить все разом, а потом в .qsf выставить в нужном порядке.

.qsf -- это тоже обычный tcl-скрипт.

[Raven 8]

2. Констрейны для SOC. Есть проект в SOC Altera, QSYS автоматом генерит несколько SDC и прикрепляет их к проекту. Это исчерпывающие констрейны для HPS, с нас только описание FPGA части? Как мне добавить констрейны для своего дизайна FPGA, просто еще один файл .sdc прикрепить к проекту и Quartus все поймет?

QSys генерирует также qip-файл для системы, который содержит перечень и ссылки на все нужные для синтеза файлы (в частности, SDC). Нужно включить его в список файлов проекта, причем желательно разместить в правильной позиции относительно остальных файлов (в первую очередь имею в виду общесистемный SDC).

 

 

Quartus шутник конечно. Сам сгенерировал .sdc для HPS, сам 1100 штук Warning "Ignored" выдал. Это нормально? Или что-то пошло не так?

Сгенерировал их не Quartus, а QSys, и вот он-то действительно на порядок бОльший жук, чем старый добрый Кактус. Но если знать его "историю болезни", то работать можно.