vicg
Свой-
Постов
30 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о vicg
-
Звание
Участник
- День рождения 04.03.1976
Контакты
-
ICQ
Array
Информация
-
Город
Array
Посетители профиля
-
SSD (Trim)
vicg опубликовал тема в Работаем с ПЛИС, области применения, выбор
Есть проект контроллера SATA на FPGA. Задача: Нужно разобраться как пользоваться командой Trim для увеличения производительности записи на SSD. Вопрос: Кто нибудь может внятно объяснить как пользоваться ATA командой DATA SET MANAGEMENT?? -
SATA2.0 в Virtex5
vicg ответил evsh тема в IDE/ATA/SATA/SAS/SCSI/CF
Тоже делаю SATA на Xilinx V5. Столкнулся с проблемой. Есть три HDD разных производителей (Sumsung,Seagete,Western Digital), так вот соединение + получение сигнатуры от HDD могу получить только от Sumsung. С другими HDD соединение устанавливается (принимаю примитивы SYNC) а вот сигнатуру HDD не присылает. Может кто сталкивался с такой ситуацией, а то уже голову сломал -
Книги по электронике
vicg ответил Krypton тема в Образование в области электроники
http://electronix.ru/forum/index.php?showtopic=63881 Тут ссылка на большое кол-во тех. лит. Может поможет -
Debug MicroBlaze
vicg опубликовал тема в Среды разработки - обсуждаем САПРы
Столкнулся с проблемой. Сдеал проект MicroBlaze+opb_uartlittel+opb_gpio+opb_emc+opb_InterruptContrler. На контроллер прерываний завел 2-а внешних прерывания. Написал небольшую програмку обрабанывающую эти 2-а перывания. Помоделировал данную систему в ModelSim. Все ОК. Потом решил отладить данную программу с помощью XMD(Xilinx Microprocessor Debugger). В опции XPS XDM Degug Option установил что буду работать с Virtual Platform. Сгенерил эту Virtual Platfom. Запустил XDM Запустил Software Debugger. Все Хорошо, только вопрос как указать Debugger-у что пришло внешнее прерывание. С SDK этот момент также непонятен. Может кто знает как отдебажить переывание с помощью XMD? :cranky: -
Разговор про USB ...
vicg ответил 3.14 тема в RS232/LPT/USB/PCMCIA/FireWire
http://www.micrium.com/microblaze/MicroBlazeContent.html -
MicroBlaze и его шины ...
vicg ответил 3.14 тема в Среды разработки - обсуждаем САПРы
Странный глюк. Создаю проект в ISE7.1 (DCM + простейший проект в PlatformStudio (MicroBlaz + GPIO)). Clk2x DCM использую в качестве тактовой частоты MicroBlaz Потом моделирую данный проект, но ModelSimSE6.0 почемуто останавливает симуляцию не отработав заданный времменной интервал. Ладно. Убираю из проекта DCM. Все класно моделируется. Создаю новый проект (DCM + логика). Все класно моделируется. Вопрос. Почему проект (DCM + простейший проект в PlatformStudio (MicroBlaz + GPIO)). Clk2x DCM использую в качестве тактовой частоты MicroBlaz глючит при моделировании? Может кто сталкивался с такой ситуацией? -
Деление двух целых чисел
vicg ответил vicg тема в Языки проектирования на ПЛИС (FPGA)
Пример последовательного делителя целых чисел (Example of serial divider model ), и всяко другое. http://www.cs.umbc.edu/help/VHDL/samples/samples.html -
Деление двух целых чисел
vicg ответил vicg тема в Языки проектирования на ПЛИС (FPGA)
div.rarПосмотрел. Мне нужно минимальное быстродействие и минимальный обьем. А где бы взять эту книгу? (М.А.Карцев, В.А.Брик "Вычислительные системы и синхронная арифметика".) А 180 строк кода дает делитель, который делает активхдл при параметрах 24бит/8бит = 24бит. -
Деление двух целых чисел
vicg ответил vicg тема в Языки проектирования на ПЛИС (FPGA)
Переписать сложновато будет, там как-никак при 24бит/8бит 180 строк кода Но ведь уже кто-то где-то это сделал. -
Деление двух целых чисел
vicg ответил vicg тема в Языки проектирования на ПЛИС (FPGA)
Уже пробовал. аналогичный делитель от альдековского корегена занимает в 2-3 раза больше места, чем xilinx-овый, применительно к xilinx spartan 3. C opencores та же история. Может есть еще где-нибудь, или кто-то писал уже ??? -
Деление двух целых чисел
vicg опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Есть задача в проекте получить результат деления двух целых чисел - 24бит / 8 бит = 24бит результат. Пока использую корку от xilicoregen. В проекте на Spartan3 она занимает 400 slice. Хотелось бы уменьшить ее объем, т.к. в моей задаче не нужно большое быстродействие, и можно например использовать последовательные алгоритмы вычислений. Знает ли кто-нибудь как лучше это сделать? -
Лучше поставить, или предусмотреть место для них. У меня была возможность сравнить одну и ту же схему по приему LVDS на встроенных DCI и на внешних резисторах, так со внешними резисторами она работала лучше.
-
А доку слабо почитать??? У spartan3 ексть DCI пины, по два на банк, к которым и нужно подключить резюки. Их номинал и определяет, как будут себя вести IO. обо всем этом подробно в доке и написано.
-
Рекомендовал бы этот синусовый clk подать только на Spartan на центральной плате,сильно не нагружая и не искажая его длинными связями. А уж с этого главного Spartana раздавать остальным по диференциальному выходу например LVDS, (SPARTAN3 под него прямо заточен). В итоге получим хорошую помехозащищенность и никаких иголок. А подробности схемотехники LVDS у Xilinx описаны достаточно хорошо.
-
В поставленном вопросе обратный эффект не наблюдается, т.е. когда большой поток нулей и есть прослойка 1 единицы, то она не дублируется.( этот случай не упомянут). Значит в системе имеет место некая несимметричность на шине данных, т.е. время перехода 1->0 не равно времени перехода 0->1. Фронт (или срез) clk ( по которому происходит защелкивание инфы) получается то раньше то позже смены состояния шины данных (а это и есть несинхронность ), в результате чего и появляется ошибка. Поэтому: 1. Подзадержать clk до относительно данных ( на несколько наносекунд). 2. сделать дополнительное защелкивание данных во входных буферах ( IOB) 3. Проинвертировать clk.