vicg

Есть проект контроллера SATA на FPGA. Задача: Нужно разобраться как пользоваться командой Trim для увеличения производительности записи на SSD. Вопрос: Кто нибудь может внятно объяснить как пользоваться ATA командой DATA SET MANAGEMENT??

Тоже делаю SATA на Xilinx V5. Столкнулся с проблемой. Есть три HDD разных производителей (Sumsung,Seagete,Western Digital), так вот соединение + получение сигнатуры от HDD могу получить только от Sumsung. С другими HDD соединение устанавливается (принимаю примитивы SYNC) а вот сигнатуру HDD не присылает. Может кто сталкивался с такой ситуацией, а то уже голову сломал

http://electronix.ru/forum/index.php?showtopic=63881 Тут ссылка на большое кол-во тех. лит. Может поможет

Столкнулся с проблемой. Сдеал проект MicroBlaze+opb_uartlittel+opb_gpio+opb_emc+opb_InterruptContrler. На контроллер прерываний завел 2-а внешних прерывания. Написал небольшую програмку обрабанывающую эти 2-а перывания. Помоделировал данную систему в ModelSim. Все ОК. Потом решил отладить данную программу с помощью XMD(Xilinx Microprocessor Debugger). В опции XPS XDM Degug Option установил что буду работать с Virtual Platform. Сгенерил эту Virtual Platfom. Запустил XDM Запустил Software Debugger. Все Хорошо, только вопрос как указать Debugger-у что пришло внешнее прерывание. С SDK этот момент также непонятен. Может кто знает как отдебажить переывание с помощью XMD? :cranky:

http://www.micrium.com/microblaze/MicroBlazeContent.html

Странный глюк. Создаю проект в ISE7.1 (DCM + простейший проект в PlatformStudio (MicroBlaz + GPIO)). Clk2x DCM использую в качестве тактовой частоты MicroBlaz Потом моделирую данный проект, но ModelSimSE6.0 почемуто останавливает симуляцию не отработав заданный времменной интервал. Ладно. Убираю из проекта DCM. Все класно моделируется. Создаю новый проект (DCM + логика). Все класно моделируется. Вопрос. Почему проект (DCM + простейший проект в PlatformStudio (MicroBlaz + GPIO)). Clk2x DCM использую в качестве тактовой частоты MicroBlaz глючит при моделировании? Может кто сталкивался с такой ситуацией?

Пример последовательного делителя целых чисел (Example of serial divider model ), и всяко другое. http://www.cs.umbc.edu/help/VHDL/samples/samples.html

div.rarПосмотрел. Мне нужно минимальное быстродействие и минимальный обьем. А где бы взять эту книгу? (М.А.Карцев, В.А.Брик "Вычислительные системы и синхронная арифметика".) А 180 строк кода дает делитель, который делает активхдл при параметрах 24бит/8бит = 24бит.

Переписать сложновато будет, там как-никак при 24бит/8бит 180 строк кода Но ведь уже кто-то где-то это сделал.

Уже пробовал. аналогичный делитель от альдековского корегена занимает в 2-3 раза больше места, чем xilinx-овый, применительно к xilinx spartan 3. C opencores та же история. Может есть еще где-нибудь, или кто-то писал уже ???

Есть задача в проекте получить результат деления двух целых чисел - 24бит / 8 бит = 24бит результат. Пока использую корку от xilicoregen. В проекте на Spartan3 она занимает 400 slice. Хотелось бы уменьшить ее объем, т.к. в моей задаче не нужно большое быстродействие, и можно например использовать последовательные алгоритмы вычислений. Знает ли кто-нибудь как лучше это сделать?

Лучше поставить, или предусмотреть место для них. У меня была возможность сравнить одну и ту же схему по приему LVDS на встроенных DCI и на внешних резисторах, так со внешними резисторами она работала лучше.

А доку слабо почитать??? У spartan3 ексть DCI пины, по два на банк, к которым и нужно подключить резюки. Их номинал и определяет, как будут себя вести IO. обо всем этом подробно в доке и написано.

Рекомендовал бы этот синусовый clk подать только на Spartan на центральной плате,сильно не нагружая и не искажая его длинными связями. А уж с этого главного Spartana раздавать остальным по диференциальному выходу например LVDS, (SPARTAN3 под него прямо заточен). В итоге получим хорошую помехозащищенность и никаких иголок. А подробности схемотехники LVDS у Xilinx описаны достаточно хорошо.

В поставленном вопросе обратный эффект не наблюдается, т.е. когда большой поток нулей и есть прослойка 1 единицы, то она не дублируется.( этот случай не упомянут). Значит в системе имеет место некая несимметричность на шине данных, т.е. время перехода 1->0 не равно времени перехода 0->1. Фронт (или срез) clk ( по которому происходит защелкивание инфы) получается то раньше то позже смены состояния шины данных (а это и есть несинхронность ), в результате чего и появляется ошибка. Поэтому: 1. Подзадержать clk до относительно данных ( на несколько наносекунд). 2. сделать дополнительное защелкивание данных во входных буферах ( IOB) 3. Проинвертировать clk.

Побочных эффектов нет и в Xilinx Spartan 3. Только возле генератора не забудьте поставить конденсатор по питанию на 0.01 мкф, и возможно резистор на 5-10 Ом к Vcc (Как доп RC-фильтр).

Один из серьезных недостатков Triscend - иногда были сложности с покупкой, особенно когда их Xilinx перекупал. Сложно было купить например TA7S20-60QI - цена на них доходила до $1000 за 5 штук. А так кристал отличный, грамотно реализовано взаимодействие софта и железа, даже не требуются особые знания в VHDL для реализации 99% задач. По моему мнению он скорее предназначен для программистов на С (++)

Скорее всего проблемы с синхронизацией. 1. Подзадержать clk до относительно данных ( на несколько наносекунд). 2. сделать дополнительное защелкивание данных во входных буферах ( IOB)

Еще один вопрос по JTAG. 1. Создаю проект для SPARTAN-3. 2. Компилирую его. 3. Включаю питание устройста с SPARTAN-3 (например STARTER KIT SPARTAN- 3). 4. С помощью iMPACT программирую SPARTAN-3 в режиме Boundary Scan..(т.е. с помощью JTAG кабеля) 5. Прекрасно. Проект работает. 6. Теперь вношу незначительные изменения в проект. (например ввожу мигание дополнительным свето диодом.) 7. Компилирую измененный проект. 6. опять с помощью iMPACT программирую SPARTAN-3 в режиме Boundary Scan. (при этом птание уст-ва после первой прошивки не выключаю) 7. Хрен. проект не работает. Но если выкл. вкл. питание и снова загрузить измененный проект. То все заработает. Теперь вопрос. Можно ли сделать так, чтобы не нужно было выкл. вкл питание перед тем как программировать SPARTAN-3 в режиме Bondary Scan.(т.е. с помощью JTAG кабеля)

в ModelSim 5.8 добавлено новое окно View Memory. Правда как просмотреть содержимое папяти я так и непонял. Эксперименты проводил с помощю стандартного комопнента Xilinx RAM.

Столкнуслся с еще одной особенностью ModelSim 5.8. У меня в проекте ( писал в ISE6.3 ) моного руских коментариев. Так вот рашнье когда моделировал проект с помощью ModelSim 5.7 моделирование проходило без сбоев. Все работало. Поспавил ModelSim 5.8 и тот проект который моделировался в ModelSim 5.7 перестал моделироваться. А именно ModelSim5.8 стал ругаться на руские коментарии, хотя ModelSim5.7 на те же коментарии не ругался. Может кто знает как решить эту проблему. Что бы все моделировалось и что бы руские коментарии можно было оставить.

Я тоже работаю по такому же методу как уважаемый _pegas_. Только есть маленькие дополнения. А именно: 1. Cоздю VHDL кода и соответсвующий ему test_banch 2. Запускаю ModelSim (из ISE (Launch ModelSim Simulator)) а) при этом запуске указываю ISE что бы он сам создавал do файл 3. После запуска ModelSim вытягиваю все необходимые мне сигналы и сохраняю их в отдельном файлу например: Func_wave.do 4. Теперь создаю свой do файл о котором уже писал _pegas_ но в конце перед коммандой run пишу do Func_wave.do . Т.е загрузить интерисуюющие меня сигналы. 5. Запускаю ModelSim (из ISE (Launch ModelSim Simulator)) а) при этом запуске указываю ISE что бы он ВЫПОЛНЯЛ МОЙ DO ФАЙЛ!!! 6. Теперь все изменения в вашем исходнике vhdl будут отражаться и ModelSim А что бы каждый раз после очередного изменения не закрывать и не перезапускать ModelSim. Можно ваш DO файл запускать непосредственно из самого ModelSim. Если не изменяет память TOOL\Macro... чего то там. Ща не могу вспомнить нету под рукой ModelSim.

У мения стоит ISE 6.3 c SP6.3_03i все работает как часы. Возможно папка в которую сохроняется ваш проект только для чтения. Деактевируйте это свойство папки. Должно все заработать.

А что такое сабж?

Ребята читайте документацию на ModelSim. 1. Запускайте ModelSim. 2. В Tools/Edit preferencies настраивайте все окна так как вам хочется. 3. Сохраните ваши настройки в файле modelsim.tcl 4. Можете скопировать его в отдельную папочку( чтобы эти настройки могли всегда за гружаться с запуском программы) 5. Далее открываем Переменные Среды (windows) 6. В преременных среды пользователя создаем переменная: MODELSIM_TCL значение:(путь к сохранненому выше modelsim.tcl) 7.Все теперь при каждом запуске ModelSim будут загружаться ваши собственные настройки.