dimasen 0 7 августа, 2006 Опубликовано 7 августа, 2006 · Жалоба Ищу документацию на System Verilog. Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog :) ) А нормальной доки так и не нашёл. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
pavelsh 0 7 августа, 2006 Опубликовано 7 августа, 2006 · Жалоба Ищу документацию на System Verilog. Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog :) ) А нормальной доки так и не нашёл. http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет? Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dimasen 0 7 августа, 2006 Опубликовано 7 августа, 2006 · Жалоба http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет? Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается. Есть у меня этот док, так себе... Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше. От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 7 августа, 2006 Опубликовано 7 августа, 2006 · Жалоба http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет? Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается. Есть у меня этот док, так себе... Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше. От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно. Может коль пошла такая пьянка, найти другой язык? Языки - это все инструменты, почему такая привязанность? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 4 7 августа, 2006 Опубликовано 7 августа, 2006 · Жалоба Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше. От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... в подспорье: Вопросы системного уровня проектирования могу еще куда-нить выложить: SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Postoroniy_V 0 8 августа, 2006 Опубликовано 8 августа, 2006 (изменено) · Жалоба Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше. От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... в подспорье: Вопросы системного уровня проектирования могу еще куда-нить выложить: SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше) 1)моделсим вроде его не поддерживает(возможно ошибаюсь ), а вот questSIM может, и может ещё и на systemC симулировать 2)активХДЛ поддерживает и systemverilog и systemC. 3)к sv присматриваюсь только, "вещь хорошая" :) . Жаль в квартусе только initial support of sv Изменено 8 августа, 2006 пользователем Postoroniy_V Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dimasen 0 8 августа, 2006 Опубликовано 8 августа, 2006 · Жалоба to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше) Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно: когда мы пишем: always @(a or B) y = a + b; теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово: always_comb y = a + b; регистров не появится. так сказать - страховочное слово. для регистров: always_ff always @(a or B) вот, блин, смайлики :) :) :) always @(a or b ) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Postoroniy_V 0 8 августа, 2006 Опубликовано 8 августа, 2006 · Жалоба to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше) Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно: когда мы пишем: always @(a or B) y = a + b; теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово: always_comb y = a + b; регистров не появится. так сказать - страховочное слово. для регистров: always_ff always @(a or B) вот, блин, смайлики :) :) :) always @(a or b ) Однако Вы даёте :) уже в верилоге -2001 появилось (*) вместо всего сенсивити листа! тоесть always@(*) begin a<= b+c; d<=a+e; ..... end Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dimasen 0 8 августа, 2006 Опубликовано 8 августа, 2006 · Жалоба Однако Вы даёте :) уже в верилоге -2001 появилось (*) вместо всего сенсивити листа! тоесть always@(*) begin a<= b+c; d<=a+e; ..... end Гыыыы :)) действительно, работает. мне казалось, что я пробовал, не получилось и неудивился, потому что в квартусе работал :) Лана. Покажу что у меня из ДОКов есть. 1a_DesignOverview.pdf 2003_SNUG_paper_SystemVerilog.pdf 2003_SystemVerilog_white_paper.pdf CummingsSNUG2004Boston_2StateSims.pdf verilog.9up.pdf CummingsSNUG2004Boston_2StateSims.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 4 8 августа, 2006 Опубликовано 8 августа, 2006 · Жалоба 1)моделсим вроде его не поддерживает(возможно ошибаюсь ), а вот questSIM может, и может ещё и на systemC симулировать 2)активХДЛ поддерживает и systemverilog и systemC. 3)к sv присматриваюсь только, "вещь хорошая" :) . Жаль в квартусе только initial support of sv ну судя по изучению содержания мануала по моделсиму - SV он поддерживает, только вот systemC чаще попадается в содержании - насчет полноты не могу сказать. некомпетентен в этих языках :( . вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования.. с одной стороны после верилога SV - ближе. с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний: в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. :( Покажу что у меня из ДОКов есть. вы бы выкладывали в более юзабельном виде. Этож всеже форум, а не фтп-свалка. пример Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dimasen 0 8 августа, 2006 Опубликовано 8 августа, 2006 · Жалоба вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования.. с одной стороны после верилога SV - ближе. с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний: в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. :( Честно говоря, пока не представляю применение systemC для PLD. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dsmv 0 8 августа, 2006 Опубликовано 8 августа, 2006 · Жалоба Может коль пошла такая пьянка, найти другой язык? Языки - это все инструменты, почему такая привязанность? Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс, т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные параметры. При этом облегчиться соединение компонетов, наверное. Так ли это, есть там интерфейс ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dimasen 0 8 августа, 2006 Опубликовано 8 августа, 2006 · Жалоба Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс, т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные параметры. При этом облегчиться соединение компонетов, наверное. Так ли это, есть там интерфейс ? Ага. Всё прально понял! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iMiKE 0 9 августа, 2006 Опубликовано 9 августа, 2006 · Жалоба хех, интересно-интересно.....значит эктив7 ещё и систем Верилог поддерживает, ща заценим что там да как, мне вообще нравится эта идея ОО в языках моделирования :-) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dimasen 0 9 августа, 2006 Опубликовано 9 августа, 2006 · Жалоба А кто нить знает, какой софт ещё поддерживает SV? Больше всего интересует этап синтезирования. С симуляцией и верификацией, я уже понял, хорошо справляется МоделСим. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться