[ed8888 1]

Парни, а как совместимость проектов между 17.2 и 17.4?

не так же как 16.6 и 17.2?

[Flood 12]

Не так, по крайней мере в части brd downrev возможен, но лучше проверить.

[ed8888 1]

проверить... класс

вот я у знатоков и спрашиваю, а не у тех кто мимо проходил

[Карлсон 3]

Как, как. При открытии говорит, что файл базы старый. При сохранении предупреждает, что если сохранить в новой версии, то в старой не откроется. Но можно через настройки выбрать старый формат базы (17.2) и сохранять.

[DAV 0]

17.4 под Windows7 не работает?

[Карлсон 3]

6 часов назад, DAV сказал:

17.4 под Windows7 не работает?

Прекрасно работает.

[DAV 0]

Спасибо, успокоили. Картинка в начале очень огорчила, там только Win10.

[ed8888 1]

Вопрос к парням которые работают в 17.4:

если переходить на 17.4 как совместимость схем, самих плат, файлов настроек (в том числе и env)? , библиотек?

совместимость как вверх, так и вниз...

если можно поподробнее... а не в стиле - надо пробовать... (у знакомых увидел лицензионных пакет - красиво... но на сколько стоит боссов уговаривать на этот "переход" хотелось бы понять)

Спасибо!

[PCBtech 0]

4 hours ago, ed8888 said:

Вопрос к парням которые работают в 17.4:

если переходить на 17.4 как совместимость схем, самих плат, файлов настроек (в том числе и env)? , библиотек?

совместимость как вверх, так и вниз...

если можно поподробнее... а не в стиле - надо пробовать... (у знакомых увидел лицензионных пакет - красиво... но на сколько стоит боссов уговаривать на этот "переход" хотелось бы понять)

Спасибо!

Есть нюансы при переходе, например, связанные с библиотеками футпринтов.

Особенно если переход с версии 16.6 на 17.4. Если используется библиотека CIS, там тоже есть особенности.

Поэтому переходить надо осторожно и постепенно.

[Карлсон 3]

Коллеги, пытаюсь вызвать Fab panelization tool, в 17.4 появляется вот такое сообщение: "Current database is linked to a schematic. Panels should be created only from a database without any logic."

Не понимаю, как отвязать плату от схемы. Пробовал просто создавать чистую brd, менюшка всё равно ругается на привязку к какой-то схеме. Кто-нибудь этим вообще пользуется?

[PCBtech 0]

15 minutes ago, Карлсон said:

Коллеги, пытаюсь вызвать Fab panelization tool, в 17.4 появляется вот такое сообщение: "Current database is linked to a schematic. Panels should be created only from a database without any logic."

Не понимаю, как отвязать плату от схемы. Пробовал просто создавать чистую brd, менюшка всё равно ругается на привязку к какой-то схеме. Кто-нибудь этим вообще пользуется?

Вы об этом?

 

[Карлсон 3]

8 минут назад, PCBtech сказал:

Вы об этом?

Не совсем. Manufacture -> Fab panelization tool. Это ведь часть productivity toolbox'а или как там его? В 17.2 такого не было. Достаточно было любую плату создать.

[Flood 12]

Orcad capture, 17.4.003 - в функции export pdf страницы выводятся в обратном порядке (от последней к первой). При этом букмарки создаются в правильном порядке. Есть способ изменить порядок вывода страниц?

Кстати, до апдейтов (т.е. голая 17.4) export pdf выводила какой-то трэш. Патч 003 выводит приемлемый pdf, но с перевернутым порядком страниц.

[PCBtech 0]

17 hours ago, Flood said:

Orcad capture, 17.4.003 - в функции export pdf страницы выводятся в обратном порядке (от последней к первой). При этом букмарки создаются в правильном порядке. Есть способ изменить порядок вывода страниц?

Кстати, до апдейтов (т.е. голая 17.4) export pdf выводила какой-то трэш. Патч 003 выводит приемлемый pdf, но с перевернутым порядком страниц.

Страницы выводятся в PDF в том порядке, в каком проставлены номера страниц в штампах.

Слева в иерархии PDF страницы представлены в том порядке, в каком они видны в Capture в окне менеджера проекта. То есть "в алфавитном" по именам страниц.

[Flood 12]

Еще вопросы по 17.4, в связке Orcad Capture -> PCB Editor с использованием Design Sync (это такая автоматизированная двусторонняя трансляция нетлиста между схемой и платой).

Ранее Capture ругался на одноименные пины у компонентов (например, сотня выводов GND, десяток Vdd и т.п.) - при создании компонента возникал варнинг, даже если пины были обозначены как Power. Хуже того, при трансляции нетлиста одноименные пины постоянно переименовывались транслятором по схеме Pin_name#Pin_number, из-за этого Capture постоянно видел кучу различий в нетлисте между платой и схемой, в которой тонули реальные различия. Мрак, короче. Стал делать символы, у которых все пины имеют уникальные имена - например, к названию GND прицеплял номер ножки. При этом пины питания также оставлял в классе Power.

Все это работало ок, пока не появился 17.4 и его Design Sync. Здесь появилось новое поведение - на основании имен пинов из класса Power автоматически создаются цепи с аналогичным названием. Соответственно, на уникальные пины питания пошли новые варнинги - о том, что у цепи GND появились алиасы (сотни штук, по числу пинов!). 

Вопрос - как все-таки правильнее? Оставлять уникальные имена пинов, но убирать их из класса Power (т.е. переделывать каждый символ в библиотеке), или убирать уникальность имен (переименований в 17.4 не происходит, но опять-таки надо переделывать библиотеки), но мириться с автоматическим появлением цепей по именам пинов?

 

Второй вопрос по Xnet при использовании Design Sync. Теперь вообще не понятно, как происходит генерация Xnet из обычных net. Xnet-ы создаются как хотят, в большинстве случаев правильно, но в некоторых случаях начинается жесть. Например, когда пачка сигналов проходит резисторную сборку (простые проходные резисторы в общем корпусе), Xnet'ы закручивает вообще непонятно как. Как (и где?) создать правильные модели таких компонентов с большим числом пассивных каналов?