Jump to content

    

BloomJack

Участник
  • Content Count

    50
  • Joined

  • Last visited

Community Reputation

0 Обычный

About BloomJack

  • Rank
    Участник

Recent Profile Visitors

964 profile views
  1. Да бы не плодить тем, спрошу тут: Есть ли схема для синх. выпрямителя моста со средней точкой? Частота 500Кгц, напр ±50В 2А
  2. Бывают ли модули которые могут одновременно держать 2 соединения, при котором одно будет клиент второе сервер, чтобы фильтровать необходимые пакеты?
  3. Отзовитесь кто использовал ядро LogiCORE IP SPDIF? очень нужна удаленка...
  4. Моделирую усилитель с шунта 10мОм, 1А, Почему эта схема работает??? ведь я сделал ошибку, входы ниже допуска по напряжению (VSS+0.2V) и на них 10мВ!
  5. Константин был прав, видимо в 14.2 еще не работает)
  6. не могу разобраться, когда выбираю компонент Интерактив роут коннестион, чтобы нарисовать контуры на слое механики1, альтиум сам переключает меня в сигнальный слой топ, зачем он так умничает? я просто хочу рисовать там где выбрал изначально.
  7. Реализуя SPDIF в ПЛИС, нарушаются лицензионные права на него?
  8. Я думал над этим вопросом, в голову пришла мысль что девайс(MCU) притворится епромкой и ответит на все вопросы ПЛИС предварительно загрузив битстрим файл в оперативку свою через TFTP.
  9. z состояние в такой конструкции без цикла устанавливается для всех бит сразу если все они были равны 0. МОделер так сказал. Перепроверяю.
  10. шикарная запись! В какой книге такие "фишки" описываются не помните? логичное решение, согласен!
  11. еще вопрос, у меня выходная шина 40 бит, как мне наложить маску чтобы при 0 было Z состояния порта, а при 1 оставалась так же единица? чтото типа signal_out = (test_sig ? 1'bz : 1'b0); ?
  12. Rob Благодарю! день мучался, 2литра кофе слил...
  13. Столкнулся с проблемой, задача проста: вход 1 бит -> преобразователь в параллельный код 40 бит -> преобразование в унарный(термо) код 40 бит. Проблема в том что на временной диаграмме идет пропуск тактирования для переноса значения из параллельного в унарный код. Не пойму причину... always @(negedge clk) begin r_matrix <= unary(fir); end always @(posedge clk or posedge rst) begin if (rst) begin fir[N-1:0] <= 40'b1010101010101010101010101010101010101010; end else begin if (dsd == 0) begin fir <= (fir << 1); end else begin fir <= (fir << 1) + 1'b1; end end end endmodule fir данные защелкиваются каждый такт CLK, а r_matrix через такт....