Raven
-
Постов
907 -
Зарегистрирован
-
Посещение
-
Победитель дней
4
Сообщения, опубликованные Raven
-
-
7 minutes ago, makc said:
Почему не делают SIP, как те же китайские товарищи? Или не умеют? 🤔
Вам все сразу подавай! 🙂 Пока не умеют - это ж отдельная дополнительная технология. АМУР - это первая ласточка. Дальше - больше. Темпы расширения линеек не будут такими же, как на Западе (бюджеты не те, и экосистема отечественной электроники только начинает восстанавливаться, пока нет эффекта масштаба), но процесс определенно пошел.
10 minutes ago, makc said:Много куда это куда (кроме всяких импортозамещательных пильных изделий)?
Да, начать со списка потенциальных областей применеия - это хорошая идея по теме топика. Но даже и сегмент "импортозамещательных пильных изделий" - это очень хороший начальный базис, чтобы профинансировать дальнейшие шаги.
-
On 1/7/2024 at 5:02 PM, Xenia said:
Ответьте мне кто-нибудь: что случится, если D-вход D-триггера (такого как ТМ2) присоединить к плюсу питания, а CLK и R соединить вместе? Будет ли в этом случае на выходе такого триггера получен меандр, если таковой я буду подавать на CLK и R сразу? Могу иначе сформулировать тот же вопрос: успеет ли триггер защелкнуть уровень D (он в этой схеме всегда высокий), если этот триггер сняли с ресета одновременно с началом восходящего фронта на клоке?
Работать не будет, т.к. будут нарушены Recovery Time и Removal Time требования (de-assertion of R произойдет внутри временного окна относительно фронта клока - т.е., внутри окна, где R должен оставаться стабильным, чтобы триггер не перешел в метастабильное состояние).
-
2 hours ago, 1891ВМ12Я said:
Да, такая комбинация существовала, и для HTG-800 и для самодельной платы, то есть комбинация на которой работало. И я не понимаю почему сейчас перестало, как я подозреваю, читать память без ошибок. Не верю что сразу две платы сломались - это нереально.
И где теперь эти рабочие проекты и их битстримы? Или теперь уже и ровно те самые проекты/битстримы перестали работать?
-
Уточните, все же есть комбинация платы и проекта Vivado, на которых DDR4 работает хорошо (например, та же HTG-800 с примером от HiTech Global)? А то из ваших постов это неясно.
-
21 hours ago, Atridies said:
2. Сигналы JTAG есть:
ПЛИС даже берет управление сигналом TDO после сброса (т.е. первые пара команд от USB Blaster - проходят). И потом есть несколько раз опускает, правда в районе тех мест, где TMS колеблется (может меняется состояние только когда идет смена состояния TAP?).
...
4. Однако AutoDetect не работает. Выдает такую ошибку:
6. Схема:
Незаслуженно лишен pull-up резистора TDO.
-
1 hour ago, makc said:
Поэтому пока не отобьются эти затраты про новые даже и говорить не будут. А без массовости это можно считать не случится никогда.
Ну, контуры массовости для АМУРа вроде просматриваются. Но то, что другими вариантами корпуса или другой моделью контроллера (с другим набором периферии и/или конфигурацией ядра) всерьез займутся только после определенной окупаемости нынешнего - это весьма вероятно. Опять же, надо собрать опыт эксплуатации этой партии контроллеров, написать эрраты и подготовить исправленную версию.
-
2 hours ago, asw said:
Вот так будет выглядеть отладочная плата. Сегодня прислали.
Вариант AMUR-DISCAVERY. В целом зачетно. А прочие 4 варианта отладочных плат - об их доступности что-то известно? И какие цены на все это ожидаются?
-
14 hours ago, MPetrovich said:
JTAG_TRSTB подключен к соответствующей ноге ПЛИС(76) и подтянут к GND.
А что на TRSTn во время вот этих вот тестовых операций (Integrity Check Pattern : 550FAAF000FF0000FFFF)? Программный тул или JTAG-адаптер озабочивается установлением там лог.1 на время операций? А то может там все в ресете сидит всю дорогу?
-
Тут проблемы еще с доставкой будут - судя по списку методов доставки: UPS, FedEx, DHL.
-
4 hours ago, makc said:
В списках есть, да только судя по сайту в наличии нет. Или вы с ними общались вживую?
Нет, вживую не общался. Вроде как можно заказать, но насколько это реально, не проверял. Меня удивил факт наличия станций Digital-2000 и некоторых паяльников к ней, и при вполне вменяемой цене (с учетом реалий).
-
On 10/28/2023 at 8:49 PM, makc said:
Переходить на Веллер как-то не хочется... Привык к Ersa. Какие у них наиболее компактные и мощные паяльники с возможностью быстрой смены жал, как у Ersa i-Tool?
Обнаружил Ersa в списках неожиданно для меня реинкарнировавшейся Микроники (правда, теперь в формате онлайн-магазина):
-
При чтении сообщений из этого треда меня не покидало ощущение дежавю. Сегодня я понял, почему - когда наткнулся на эту тему - Первый проект на Verilog. Прошу помощи
-
1
-
-
35 minutes ago, mantech said:
Да ничего там не восстанавливается, в противном случае посл. чтение было б быстрее...
ИМХО там просто очень хреновая флеш память, читается куча ошибок, и контроллер их восстанавливает только за счет ЕСС, что заметно медленнее...
А это проверялось? Прочитать фрагмент, а потом еще раз... Если это действительно так, то карты даже хуже, чем могло показаться.
Но как раз в этой части есть пространство для разных реализаций встроенного ПО контроллера, так что разные китайские карты могут демонстрировать разную степень дубовости (иногда, возможно, приемлемую).
-
9 hours ago, Freibier said:
Какой, к чертям, запрос на запись!?
Карту только читаем!
Даже при чтении? Все настолько плохо? Похоже, время тратится на восстановление читаемых данных (и надеюсь, на их обратную запись тоже - иначе откуда столько затрачиваемого времени).
Контроллер предпочитает простую стратегию - прочитали, восстановили, тут же записали обратно (попутно еще стерли). На все нужно уйма времени. Выделить процесс восстановления в отдельный фоновый поток - это, похоже, не всем контроллерам дано.
-
4 hours ago, _4afc_ said:
Напомните - она падает навсегда?
Нет, не навсегда. Причина падения скорости в том, что в параллель происходят 2 процесса: 1) запрос на новую запись; 2) восстановление подпорченных блоков (для чего и надо периодически полноценно запитывать карту). По мере прогресса во 2-м процессе поле для маневра у карт-контроллера становится все больше, и скорость записи подтягивается к макисмально возможной при текущей степени износа.
4 hours ago, _4afc_ said:Если после хранения и первого чтения - выключить, включить, считать снова - тоже медленно?
"Не так быстро, приятель!" (c) Контроллеру на восстановление надо какое-то заметное время, зависящее от времени пребывания в обесточенном состоянии и степени износа. А также от общего объема ранее записанного и подлежащего восстановлению, конечно.
-
Данный пин представлен в Boundary-Scan Register тремя битами, каждый из которых является регистром в соответствующей boundary scan cell (ячейке). Судя по всему, управление направлением (выход/вход) происходит в бите/ячейке 556, а выставление состояния выхода (когда он именно выход) - через бит 557. Видимо, по умолчанию здесь сконфигурировано как вход. Чтобы разобраться подробнее, как это работает, надо смотреть весь BSDL-файл в целом и курить спеку IEEE Std 1149.1. На память я таких деталей уже не помню.
Вообще, видя такое в BSDL, TopJTAG должен где-то предоставлять управление функцией данного пина.
-
Если пин конфигурируемый (а по контексту похоже, что это так), то TopJTAG-у надо предоставлять BSDL-файл, соответствующий конкретной используемой конфигурации. По-другому эту информацию до TopJTAG не довести.
-
On 11/23/2023 at 7:45 PM, LAS9891 said:
Напоминаю, на плате разведены все линии, необходимые для JTAG, но нет подтяжки линий к питаю и земле. Собственно вопросы:
1) почему не работает JTAG?;
2) нужны ли внешние подтяжки для JTAG?;
Оставлен без внимания TDO - нужно сделать для него внешний pull-up 4.7/10 kOhm.
-
1 hour ago, makc said:
Был бы анализатор шины PCI-E - было бы легко определить причины проблем, но его нет.
Ну, в принципе, сторона FPGA могла бы выступать в таком качестве - нужно только соорудить соответствующий модуль и написать софт 🙂
-
Вдогонку еще один неплохой базовый вариант, с бОльшей свободой имплементации:
-
54 minutes ago, makc said:
Учитывая, что в моём случае больше всего пострадал передатчик, то эти ошибки увидеть не получится. Со стороны приёмника были события приёма неверного символа и т.п., но всё это происходило в момент поднятия линка после ресета, поэтому на них никто не обратил внимание. А в процессе работы на них не смотрели, т.к. не было причин подозревать в проблемах физику.
Но это повод смотреть на такого рода ошибки в будущем, имея в виду возможность дефекта той же категории, что в вашем случае. А случай действительно интересный. Ведь получается, что объективные показатели аномальности дефектной платы все-таки были - в виде повышенного кол-ва ошибок на линке. Просто до них никто не добрался. Хотя метод обратной прозвонки тоже доказал свою полезность (и к нему все равно пришлось бы прибегнуть для вынесения окончательного вердикта).
-
2 hours ago, makc said:
Да, должно было быть множество ошибок. Но мне не удалось найти в документации на процессор/хаб возможности их посмотреть.
Но на FPGA стороне тоже должны быть подобные ошибки, а там их посмотреть можно.
-
Вы можете привести весь код этого узла, включая все пути от пинов и к ним? А то по приведенным кускам непонятно, есть ли здесь проблема Clock Crossing, и где.
-
А перезагружать FPGA по активации Warm Reset вы не пробовали? Это помогло бы продвинуться на шаг в локализации проблемы - если все заработает, значит при Warm Reset без перезагрузки FPGA не все приходит в требуемое начальное состояние в паре RC - FPGA (пока так, осторожно, хотя ставки на FPGA в этой паре как на источник проблем все же выше).
Попытка создания собственного конвейера процессора.
в Работаем с ПЛИС, области применения, выбор
Опубликовано · Пожаловаться
Прошу извинить, если не понял замысел: а что, D1 так подключать - это так и задумано? Он же логическую 1 вроде просто закоротит на землю - или я чего-то не понял?