-
Content Count
36 -
Joined
-
Last visited
-
Цвет сигнала в Active-HDL
Nieve posted a topic in Среды разработки - обсуждаем САПРы
Здравствуйте! Вопрос следующий: создаю .do файл в САПРе, где прописываю сигналы, которые необходимо добавить на waveform, например: wave -noreg /testbench/main/clk wave -noreg/testbench/main/rst И так далее. Потом, на открывшейся waveform, руками могу изменить цвет нужного мне сигнала. Внимание вопрос: можно ли установить цвет нужного сигнала в .do файле? -
Получить число из массива
Nieve replied to jenya7's topic in Языки проектирования на ПЛИС (FPGA)
Не понятен такой момент: вы получили байт по UART, зачем его переделывать на VHDL? Вы получили число, в симуляторе смотрите значение в хексе или десятке, суть задачи не ясна. -
Почему не передаётся переменная из задачи
Nieve replied to MaratZuev's topic in Языки проектирования на ПЛИС (FPGA)
ST_END_ZONE: state_zone <= ST_END_ZONE; Вы не выходите из третьего состояния. -
Ёмкость ПЛИС у разных производителей
Nieve replied to Trumr's topic in Работаем с ПЛИС, области применения, выбор
Синтезните свой проект в ISE / Vivado и САПР сам покажет кол-во используемых элементов. -
Покритикуйте FIFO
Nieve replied to Dantist2k17's topic in Языки проектирования на ПЛИС (FPGA)
"частоты приблизительно равны, но асинхронны" - это уже накладывает ограничения по применению, это неправильно. FIFO должна корректно работать при абсолютно разных частотах. Зачем вообще понадобились "error" регистры? Ваша задача не в том чтобы ошибку найти, а в том, чтобы корректно записывать данные в буффер. Из любопытства: что будет если например сработал этот регистр? Смотрю с телефона, поэтому код не удобно читать. -
LVDS ошибки..
Nieve replied to PICNICK's topic in Языки проектирования на ПЛИС (FPGA)
Если вы тактируете одну PLL от другой, то напрямую так делать нельзя. Либо используйте одну PLL и от нее пускайте разные клоки, либо выводите выход одной PLL наружу и заводите его на вход во вторую, обозначив его как входной тактовый сигнал. -
Altera FIFO, вычитывание
Nieve replied to new123's topic in Работаем с ПЛИС, области применения, выбор
Попробуйте вывести все возможные флаги FIFO и ищите закономерномести при неправильном считывании. Все таки альторовские IP верифицированные, поэтому вряд ли глючит именно сам блок, скорее всего некая обвязка. -
Getting started
Nieve replied to Drozd2's topic in Работаем с ПЛИС, области применения, выбор
Нет, не так. Если у Вас в схеме есть триггеры, в таком случае тактовый сигнал нужно подавать обязательно. -
Использование модуля в модуле. Verilog
Nieve replied to new123's topic in Языки проектирования на ПЛИС (FPGA)
Нет. Вы будете работать с его инстансом. Например у вас в схеме есть два порта UART, описанные одним Verilog файлом. Обращаясь к первому порту, Вы будете вызывать его например так: uart uart_inst_1 (...); Ко вторумо так: uart uart_inst_2(...); Тоесть два разных порта UART, но чтобы не добавлять в проект 2 одинаковых UART модуля используют инстансы. С FIFO все тоже самое. -
Getting started
Nieve replied to Drozd2's topic in Работаем с ПЛИС, области применения, выбор
С пина на пин можно обойтись без тактирования. Через assign присвоить значение выходной ножки входной. P.S Если Вы в начале пути по освоению ПЛИС и Verilog, идите по простейшему пути, отложите пока двунаправленные порты. -
Использование модуля в модуле. Verilog
Nieve replied to new123's topic in Языки проектирования на ПЛИС (FPGA)
Подключайте в двух разных вызываемых модулях разные инстансы FIFO и проблем не будет. У Вас FIFO модуль создается один раз в проекте, дальше Вы работаете с его инстансами. -
verilog, использование встроенной ОЗУ MAX10
Nieve replied to michael.sysoev's topic in Языки проектирования на ПЛИС (FPGA)
Вопрос так и был сформулирован: надо все или только стробы? Я так понимаю что как синхронизировать ТС уже знает, если нет, то ваша ссылка будет ему очень полезна. -
verilog, использование встроенной ОЗУ MAX10
Nieve replied to michael.sysoev's topic in Языки проектирования на ПЛИС (FPGA)
Сигнал, сформированный по "clk_1", должен быть синхронизорован по "clk_2". -
Влияние смежных цепей на работу схемы.
Nieve replied to Cianid's topic in Языки проектирования на ПЛИС (FPGA)
Вы понимаете что написанный RTL затем синтезируется в электрическую схему, состоящую из таких логических элементов как "И", "ИЛИ", мультиплексоры, триггеры и т.д.? Так вот, стандартный D триггер работает по фронту клока, обозначенный в списке чувствительности как "posedge sck", а также реагирующий на фронт - "negedge rstb" (без учета входных данных, сигнал разрешения клока и т.д.). А теперь вопрос - во что по вашему синтезнётся "posedge ss" ? Тоесть к D триггеру нужно "приделать" еще один вход, который будет реагировать на фронт третьего сигнала. Таких элементов в ПЛИС просто нет и синтезатор должен выдать ошибку в 99.9% процентов случаев. 0.1% это похоже ваш случай, если вы не перепутали симулятор и синтезатор. -
Влияние смежных цепей на работу схемы.
Nieve replied to Cianid's topic in Языки проектирования на ПЛИС (FPGA)
Что такое 《posedge sck or negedge rstb or posedge ss 》 ? С точки зрения синтеза весьма любопытно.