[LV26 0]

Здравствуйте!

 

Вот смотрю на рекомендации по разводке на один чип.

Приведена картинка для разводки DDR клоков CK и CK#.

Так вот - они не разведены как диф. пара, хотя выровнены по длине, что меня несколько смущает.

Предполагаю, что они сделаны как отдельные 50-омные sigle-ended.

Насколько такой подход корректен?

 

Тут пробегала информация, что есть "веяния" не делать диф. согласование 100 Ohm, а делать по 50 Ohm для каждого

сигнала в диф. паре.

Насколько это правильно и как лучше сделать 100 диф. или 50 SE?

 

Спасибо за внимание.

 

-- Успехов.

[VslavX 0]

Вот смотрю на рекомендации по разводке на один чип.

Приведена картинка для разводки DDR клоков CK и CK#.

Так вот - они не разведены как диф. пара, хотя выровнены по длине, что меня несколько смущает.

Это где такое? Ссылкой не поделитесь?

Насколько это правильно и как лучше сделать 100 диф. или 50 SE?

ИМХО, лучше дифф, и из общих соображений - сигнал-то не просто так называется дифференциальным, и из физических - уровень дифференциальной помехи для рядом проложенных проводов будет минимальный, и к перекрестным помехам по "земле" чувствительность для дифпары минимальная. Single Ended? Теоретически, "зайца можно научить курить", но ни в аппнотах, ни в реале на живых платах такого еще не видел.

[LV26 0]

Это где такое? Ссылкой не поделитесь?

 

ИМХО, лучше дифф, и из общих соображений - сигнал-то не просто так называется дифференциальным, и из физических - уровень дифференциальной помехи для рядом проложенных проводов будет минимальный, и к перекрестным помехам по "земле" чувствительность для дифпары минимальная. Single Ended? Теоретически, "зайца можно научить курить", но ни в аппнотах, ни в реале на живых платах такого еще не видел.

 

Это на чип Octasic OCT6100. К сожалению, поделиться докой не могу (NDA) :-(

Да там и нет ничего интересного (я уже все написал). Настойчиво рекомендуют моделировать.

Чем, наверняка и займусь.

 

А напишу-ка я им в саппорт письмо - пусть объяснят. А потом - отпишусь сюда.

 

-- Спасибо за ответ. Успехов!

[max77 0]

Для быстрой Micron'овской памяти и быстрых АЦП с дифференциальным входом рекомендуют делать дифференциальную линию.

Сами разводили дифференциальной линией. Всё работает. К тому же в моём корпусе выводы этих сигналов удобно сделаны рядом. Рядом их разместили и в ПЛИС.

Но там частоты ~100 МГц.

У Вас же тактовый сигнал 4-16 МГц, если не ошибаюсь. Возможно, для этих скоростей не критично дифференциальная линия или нет.

И в не дифференциальном варианте проще делать согласование по длине.

[LV26 0]

У Вас же тактовый сигнал 4-16 МГц, если не ошибаюсь.

 

Да нет... речь идет о тактовых DDR-интерфейса

[avesat 0]

Вообще где-то читал рекомендации для разводок ВЧ сигналов, там писали что лучше делать 50 омными трассами, во первых легче выровнять сигналы в паре, проще выдержать импеданс при изготовлении и проще изготовить на заводе такую топологию, однако контроль за наводками в паре остается на совести дизайнера. Скажем если выводить дифф сигнал на SMA конекторы, то ессно удобней все 50-ю омами тащить. Так что может у ваши рекомендации схожи. Хотя действительно странно, зачем для DDR с потолком в 200мег такое делать.