[Orochi 0]

Пару недель занимаюсь изучением Active-HDL+Verilog, поэтому если вдруг вопросы окажутся банальными, извиняйте =)

 

Вопрос вот в чём, написал простенький код:

При его симуляции задаю gen1 и gen2 входные частоты (10 и 7 Мгц), добавляю их в WaveForm и получаем:

Если в тексте программы убрать комментарий assign... то имеем:

Как видно из Stimulators gen1 и gen2 назначен тип сигнала Clock но галочки на против них не поставились и как следствие ошибка ... почему так получается? Если опять закомментировать assign... то сигналы назначаются нармально и симуляция проходит без осложнений. Вместо assign... пробовал вписывать другой код но результат тот же ...

[hitower1 0]

Посмотрите вот это:

http://kit-e.ru/articles/circuit/2009_03_134.php

 

Возмите любой пример из пакета(лежит в папке где куда устанавливается Aldec) и используя прочитанное ранее отмоделируйте его.

[Orochi 0]

Случайно наткнулся на решение проблемы

http://support.aldec.com/knowledgebase/Art...htm&print=1

 

Не совсем ещё разобрался что это и зачем нужно и когда использовать, да и с командной строкой ещё не разбирался но мне помогло, после вода команды

 

asim +access +w_nets sample //где sample это название моего проекта (Top-Level)

[Napoli 0]

есть еще вопрос:

как подключить ise 12.3 к Active-hdl 8.3 SP1

в дизайн флоу есть только 12.2

[SFx 0]

как подключить ise 12.3 к Active-hdl 8.3 SP1

в дизайн флоу есть только 12.2

Просто в Настройках укажите путь к ise.exe и xst.exe. для версии 12.2.

принципиально это просто номер версии. ключи запуска синтезаторов не изменились и все будет замечательно работать.