[Uree 1]

Мне просто топологию показать конструктору!

 

Топология в доке приведена, страница 7 и 13(для клоков). Да и остальные вещи, которые стоит соблюдать тоже описаны.

tn4614.pdf

 

Еще здесь есть полезные данные:

TN4717.pdf

TN4719.pdf

TN4720.pdf

[Ant_m 0]

Примеры топологии DIMM и SO-DIMM модулей c DDR3 есть на сайте JEDEC. Только регистрироваться надо. Для DIMM DDR2 есть даже файл платы, сделанный в allegro.

[Uree 1]

Ant_m, невнимательно читаете. Я уже ссылку на JEDEC привел. И не все там закрыто регистрацией, есть и свободно доступные вещи. Собственно я дизайны оттуда и стягивал... Не помогли правда, но это уже другой вопрос.

[Ant_m 0]

Uree

Прошу прощения за кросспост, по вашей ссылке не ходил, поэтому не видел что она ведет на jedec. :laughing:

 

Просматривая дизайн DDR3 модулей обратил внимание что дифф. пара частоты синхронизации шунтируется конденсатором несколько пФ.

Так ли необходим этот конденсатор или можно обойтись без него? Тем более у меня топология простая: один контроллер - один чип памяти.

Понятно что нужно это смоделировать, но до этого дойду только через несколько недель, когда плата будет в более-менее готовом виде...

[ClayMan 0]

Понятно что нужно это смоделировать, но до этого дойду только через несколько недель, когда плата будет в более-менее готовом виде...

А в HyperLynx LineSim если попробовать смоделировать подобную линию передачи? Это можно сделать и на этапе пред-топологического анализа по идее.

[dmitry-tomsk 0]

Подскажите,пожалуйста,нужныди терминаторы на CKE и ODT?

[Ant_m 0]

Да, нужны.

[dmitry-tomsk 0]

Да, нужны.

В руководстве на S-6 сказано 4.7 к на землю. Там что, не параллельная терминация?

 

И ещё, сколько рекомендуемый уровень кросстоков если замерять в HL?

[Ant_m 0]

Мы оба частично не правы ;) Извиняюсь вчера ответил почти не подумав.

ODT - терминация нужна.

CKE - резистор 4,7к в землю.

 

For DDR3 memory devices, the RESET and CKE signals should each have a 4.7 kΩ

resistor to ground to ensure that these signals are Low during memory initialization.

• For DDR2 memory devices, the ODT and CKE signals should each have a 4.7 kΩ

resistor to ground to ensure that these signals are Low during memory initialization.

 

Вот еще, рекомендации на DDR3 интрефейс V6:

The RESET and CKE signals are not terminated. These signals should be pulled down

during memory initialization with a 4.7 kΩ resistor connected to GND.

[dmitry-tomsk 0]

Мы оба частично не правы ;) Извиняюсь вчера ответил почти не подумав.

ODT - терминация нужна.

CKE - резистор 4,7к в землю.

 

 

 

Вот еще, рекомендации на DDR3 интрефейс V6:

Спасибо!

[dmitry-tomsk 0]

Кто-нибудь пробовал в Hyperlynx проверять SI? У меня в направлении плис память на dq всё в норме, а обратно провал какой-то огромный. Модель использовал ту что ise генерит. Никто не знает в чём дело?

 

[gosu-art 0]

Я тоже пытался моделировать это дело http://electronix.ru/forum/index.php?s=&am...st&p=988558, только для SDRAM. И там так же в направлении FPGA<--SDRAM всякая хрень. Может у памяти более мощные буфера на выходе.

[Ant_m 0]

Проверяйте модели. Проблема либо в неправильном ODT, либо неправильный буфер в модели ПЛИС. Про модели Спартана сказать не могу, но например для Виртекса, модели SSTL15_DCI есть только вход и только выход. Двунаправленной модели нет. Поэтому приходится руками указывать нужную модель.

 

 

З.Ы. Моделировано не в гиперлинксе. Индекс i - сигнал внутри корпуса(или на кристалле).

[Alexer 0]

Для DDR3 вроде как на младший разряд повесили дополнительную функцию - участие в процедуре write-leveling: "The prime DQ for a x16 configuration is DQ0 for the lower byte and DQ8 for the upper byte. It outputs the status of CK sampled by LDQS and UDQS. All other DQ (DQ[7:1], DQ[15:9]) continue to drive LOW. Two prime DQ on a x16 enable each byte lane to be leveled independently (стр.119 прикрепленного документа)". Получается что младший разряд свапировать на другие разряды нельзя? Можно ли свапировать другие разряды внутри байта между собой?

[Ant_m 0]

Для DDR3 вроде как на младший разряд повесили дополнительную функцию - участие в процедуре write-leveling: ...............

........... Получается что младший разряд свапировать на другие разряды нельзя? Можно ли свапировать другие разряды внутри байта между собой?

 

Вообще, вопрос конечно интересный

Ответ такой - в общем виде у DQ0 и DQ7 DQ8 менять расположение нельзя. А если погрузиться в частности, то Spartan6 не поддерживает write-leveling :santa2: Write-leveling требуется только тогда когда на шине адреса висит много микросхем памяти. Т. е к одному контроллеру подключено от 2-х микросхем. А это, для Spartan6 не возможно - у него даже нет сигнала CS# для памяти...

 

Так-что можете смело менять данные как вам угодно.