[Digi 0]

Пытаюсь развести дифф пары. Rdiff=100 Ом. Параметры платы

TOP

prepreg 0.100

GND

Core 0.125

int1

prepreg 0.100

GND

.

.

.

Core 0.125

GND

prepreg 0.100

BOTTOM

 

Так вот на TOP и BOTTOM сопротивление получается как надо 0,2 зазор, 0,15 тольщина проводника, а вот во внутренних слоях получается засада: при толщине дорожки 0,1 и зазоре 0,25 сопротивление около 80 Ом. Как быть ? И должно-ли при таких параметрах платы получиться 100 Ом ?

[LV26 0]

Пытаюсь развести дифф пары. Rdiff=100 Ом. Параметры платы

TOP

prepreg 0.100

GND

Core 0.125

int1

prepreg 0.100

GND

.

.

.

Core 0.125

GND

prepreg 0.100

BOTTOM

 

Так вот на TOP и BOTTOM сопротивление получается как надо 0,2 зазор, 0,15 тольщина проводника, а вот во внутренних слоях получается засада: при толщине дорожки 0,1 и зазоре 0,25 сопротивление около 80 Ом. Как быть ? И должно-ли при таких параметрах платы получиться 100 Ом ?

 

Что мешает воспользоваться каким-то калькулятором импедансов?

Например этим бесплатным,

http://www.saturnpcb.com/pcb_toolkit.htm

[Digi 0]

Что мешает воспользоваться каким-то калькулятором импедансов?

Например этим бесплатным,

http://www.saturnpcb.com/pcb_toolkit.htm

 

ну так я им и считаю. Требуемое сопротивление можно получить при ширине проводника в 0.07 мм, а это уже не получится изготовить. Как же мне тогда пустить дифпары во внутренних слоях?

[Uree 1]

Увеличивать толщину диэлектрика до опорных слоев земли сверху, снизу или обоих сразу. При этом внутр. зазор пары лучше взять поменьше - 0.2 или 0.15, иначе пара будет слабосвязанной. Но тогда расстояния до плэйнов придется еще больше увеличивать.

 

Например для случая

GND

Core 0.160

int1 0.5 Oz

prepreg 0.160

GND

 

W=0.1mm S=0.2mm получаем 100.7 Ома импеданс.

[sergun53 0]

С таким стэком, который выбран получить 100 Ом для диффпар нельзя

максимум 88 Ом и то уже при неприличных зазорах между проводниками.

Либо соглашайтесь на то что есть по сопротивлению, либо меняйте стэк.

[vicnic 0]

ну так я им и считаю. Требуемое сопротивление можно получить при ширине проводника в 0.07 мм, а это уже не получится изготовить. Как же мне тогда пустить дифпары во внутренних слоях?

ИМХО, еще бы понять, сколько всего слоев и какая максимальная толщина платы.

[Uree 1]

Наверняка, как обычно, перебор по числу слоев, без весомых на то оснований... Скорей всего с оглядкой на какой-нибудь референс, который как всегда делался по принципу "лишь бы работал" без попыток сделать его экономически оправданным.

[MikleKlinkovsky 5]

ну так я им и считаю. Требуемое сопротивление можно получить при ширине проводника в 0.07 мм, а это уже не получится изготовить. Как же мне тогда пустить дифпары во внутренних слоях?

Сделайте под дифпарой вырез в слое земли/питания и посчитайте параметры дифпары до полигона следующего слоя.

Для того, что бы слой с вырезом не оказывал влияния, края выреза должны отступать от дорожек дифпары на расстояние не меньшее чем расстояние от дифпары до того слоя, относительно которого вы будете считать импеданс.

[Digi 0]

Плата сейчас предполагается 14 слоев, габариты ограничены. На ней 5 BGA корпусов один из них 484 PIN (ПЛИС) забит под завязку и штук под 20 TSOPов. BGA чипы связаны между собой LVDS интерфейсами. На 484pinовую BGA приходит 40 LVDSных пар. Ну и от каждой BGAшки по 80-100 одиночных цепей. Пока предположили, что толшина платы будет 2,4мм. Только тогда получается во внутренних слоях дифф. 100 Ом.

 

А насчет выреза я думал. Но что-то много резать придется.

[Uree 1]

Собирайте сигнальные слои в пары между плэйнами - можно неплохо уменьшить общее число слоев:

- на 10-ти слойке 4 сигнальных плюс топ/боттом

- на 12-ти 6 сигнальных плюс наружные.

Уменьшая число слоев увеличиваете толщину препрегов(ядер, не суть) -> уменьшаете общие размеры пары за счет уменьшения внутреннего ее зазора -> меньшей площади хватает для трассировки большего числа пар.

Единственное, что придется соблюдать ортогональность(ну хотя бы относительную) в соседних сигнальных слоях.

Ну и 484 пина не такой большой корпус, чтоб из-за него такой бутерброд городить...

 

ЗЫ Да, и тогда ничего не надо резать - за счет увеличения в ~1.5 раза зазора до плэйна параметры пар ощутимо меняются.

 

ЗЫЫ Кстати, а какой шаг этого 484-х пинового монстра?

[vicnic 0]

Плата сейчас предполагается 14 слоев, габариты ограничены. На ней 5 BGA корпусов один из них 484 PIN (ПЛИС) забит под завязку и штук под 20 TSOPов. BGA чипы связаны между собой LVDS интерфейсами. На 484pinовую BGA приходит 40 LVDSных пар. Ну и от каждой BGAшки по 80-100 одиночных цепей. Пока предположили, что толшина платы будет 2,4мм. Только тогда получается во внутренних слоях дифф. 100 Ом.

 

А насчет выреза я думал. Но что-то много резать придется.

 

После всех разумных советов предыдущих авторов хочу добавить пару мелочей:

- надо сразу определиться, играет ли важную роль толщина платы, чтобы потом не пришлось все заново пересчитывать.

По моему опыту при 14ти слоях и толщина платы около 1.6 мм получить во внутренних слоях

дифференциальное сопротивление 100 Ом крайне сложно, в лучшем случае при проводниках порядка 80 мкм, что сразу увеличивает цену платы.

- рассмотреть вариант расположение пар друг над другом в разных слоях, тогда площадь выреза в соседних слоях уменьшиться.

Это в случае варианта с вырезами, который предложил Mikle Klinkovsky