[Я.К. 0]

Как всегда, прошу квалифицированной помощи.

 

Я собирался попробовать засимулировать одну корку в ActiveHDL, однако потерпел странное фиаско.

Не симулируется вообще ничего, даже простой повторитель, который легко синтезируется и симулируется в Quartus'е.

Я компилирую top.v с текстом

`timescale 1 ns/100 ps

module top(input inPort, output outPort);
    assign outPort = inPort;
endmodule

 

Делаю его "Set as top level", создаю awf'ку (симулятор вейвформ простой, не ускоренный даже) top.awf, перетаскиваю туда модуль top из Structure, жму "Initialize simulation". Выдаёт варнинги:

#  Selected Top-Level: top (top)
# KERNEL: Warning: Cannot trace SLP signal `inPort' in standard Waveform module. Please use Accelerated Waveform Viewer instead.
# Signal inPort not found in design
# KERNEL: Warning: Cannot trace SLP signal `outPort' in standard Waveform module. Please use Accelerated Waveform Viewer instead.

# Signal outPort not found in design

Вешаю на inPort клоковый стимулятор, а мне и говорят:

# KERNEL: Error: inPort does not have write access. Use switch +access +w_nets for this region.
# Error: Cannot force signal inPort with formula 0 0 fs, 1 5000000 fs -r 10000000 fs.

Жму "продолжить" на 100 нс, естественно, ничего хорошего не происходит.

Выдаёт "Симуляция завершена" и выдаёт на все порты пустое значение. Все сигналы выводит как пустое значение. Не Z, не U, а именно пустое.

 

Как это исправить?

 

Странное дело: когда я запускаю аналогичную симуляцию через Design Flow, всё работает хоть как-то.

Раньше работало и так, можно было не махать мышкой...

Изменено 2 марта, 2011 пользователем Я.К.

[Krys 2]

Странное дело: когда я запускаю аналогичную симуляцию через Design Flow,

А когда не работает, то как вы это запускаете? Судя по всему (моё предположение), что у Вас файлы не связаны друг с другом. Т.е. не объединены в проект. Следовательно, среда не знает, откуда брать указанный сигнал. Ну это как предположение.

А компиляцию верилог-файла с кодом делали?

 

[Я.К. 0]

А когда не работает, то как вы это запускаете? Судя по всему (моё предположение), что у Вас файлы не связаны друг с другом. Т.е. не объединены в проект. Следовательно, среда не знает, откуда брать указанный сигнал. Ну это как предположение.

А компиляцию верилог-файла с кодом делали?

 

Делал-делал. Даже модуль top появлялся. Я назначал его модулем верхнего уровня, он назначался. Однако симулировался строго тогда, когда я заказывал Functional Simulation в Design Flow.

Дальше - больше, когда я решил попробовать засимулировать таким макаром самую простенькую память то у меня она собралась, однако не нашлась нижележащая LPM-ка altsyncram, хотя соответствующая либа и была прилинкована.

Когда я заказал функциональную симуляцию в маршруте проектирования, то и тут всё внезапно заработало. Где справедливость?..

[gosu-art 0]

Простите, а не подскажете где можно скачать ActiveHDL 8.3? Естественно "здоровый". ;)

[Я.К. 0]

C Рутрекера. Там есть.

[gosu-art 0]

C Рутрекера. Там есть.

вот за это спасибо! А то я его уже месяц ищу. Смотрю только недавно выложили...

 

По поводу симуляции в 8,3 ничего пока сказать не могу, только завтра его на работе поставлю.

В 8.2u3 никаких проблем не было (VHDL). Все работало...даже временная симуляция (если честно я с ней довольно долго разбирался), но она мне не понравилась, т.к. во время симуляции он не прорисовывает готовые данные (в отличие от Модельсима) приходится долго ждать, хотя интерфейс в нем мне больше нравится. Поэтому в нем я делаю только РТЛ потом уже на Модельсиме времянку отлаживаю...

 

Пробовали симулировать примеры? Там счетчики разные и.т.д.

Ну и наверное выложите проект...посмотримс...

 

Может стоит сгенерить тестбенч (tools->generate_test_bench). Появится дополнительная папочка в проекте Test_bench , в которой будет вериложный тест_бенч (там надо воздействия задавать) и .do файл. Запускаете .do и он должен все сделать сам (от компиляции до добавления всех портов в проекте в вейформер и запуска симуляции).

Изменено 8 марта, 2011 пользователем gosu-art

[Krys 2]

Автор, дак у Вас заработало или нет? Если нет, то можете тестовый проект выложить, который не работает. Мы попробуем...

[Я.К. 0]

Приду домой - выложу.

А то я уже всю мышку себе отмахал с этим Альдеком.

^__^

Изменено 10 марта, 2011 пользователем Я.К.

[Я.К. 0]

Вот он, тот злополучный тестовый проект.

top.v там верхний уровень, если что.

 

Посмотрите, может, хоть вы чего поймёте...

NuclearDesign.zip

[SFx 0]

http://ifile.it/u92ketd/NuclearDesign.zip (20 мб)

 

результат симуляции контроллера ATA, (log\consol.log - сообщения тестбенча)

 

Я правильно понял, что изначально вам это нужно было?