[DevL 0]

не скажу что понял все разницы между Pro/Premier/Premier DP, есть делали ?

 

и еще - насчет SDF - генерится ли он с помощью Synplify ? как ?

 

нужен ли SDF при симуляции по netlist ? :)

 

 

[DevL 0]

разницу наглядно понял из Synopsys FPGA Tool Features.

 

(This table distinguishes between the Synplify Pro, Synplify, Synplify Premier,

and Synplify Premier with Design Planner products.)

 

с sdf еще разбираюсь...

[andrew_b 17]

и еще - насчет SDF - генерится ли он с помощью Synplify ? как ?

Нет. Никак.

sdf -- это файл, в котором описываются все задержки конкретного размещения (place) и разводки (route) схемы в кристалле. Synplify -- это стредство синтеза, размещением и разводкой оно не занимается.

[DevL 0]

Нет. Никак.

sdf -- это файл, в котором описываются все задержки конкретного размещения (place) и разводки (route) схемы в кристалле. Synplify -- это стредство синтеза, размещением и разводкой оно не занимается.

 

вот я тоже об этом - но тогда не совсем понял - есть ли смысл в симуляции mapped netlist ? скажем с помощью того же ModelSim ?

 

In a typical design flow, an FPGA application developer will simulate the design at multiple stages throughout the design process. Initially the RTL description in VHDL or Verilog is simulated by creating test benches to simulate the system and observe results. Then, after the synthesis engine has mapped the design to a netlist, the netlist is translated to a gate level description where simulation is repeated to confirm the synthesis proceeded without errors. Finally the design is laid out in the FPGA at which point propagation delays can be added and the simulation run again with these values back-annotated onto the netlist.

 

и еще - дабы точно понять , скажем Altera/Quartus делает vhdl/verilog -> mapped netlist -> gateway netlist?

правильно ? почему нельзя избежать mapped netlist ? и в чем тогда ценность именно Synplify ?

 

тот же RTL Compiler может сделать sdf....

[Krys 2]

Я бы сказал так... временная симуляция после этапа RTL-синтеза хоть как-то физически отражает поведение по сравнению с функциональной симуляцией. Но результаты этой симуляции не стОит считать хоть как-то достоверными. Наибольшую достоверность даёт Post-PAR симуляция. Следовательно, симуляция после этапа RTL-синтеза получается и не нужна. Хотим быстро - пользуемся функциональной симуляцией. Хотим точно - пользуемся Post-PAR симуляцией.

Хотим неопределённо - пользуемся симуляцией после этапа RTL-синтеза :)))

 

разницу наглядно понял из Synopsys FPGA Tool Features.

 

(This table distinguishes between the Synplify Pro, Synplify, Synplify Premier,

and Synplify Premier with Design Planner products.)

А я всё равно не понял :) Разжуйте, пожалуйста.

 

[DevL 0]

Я бы сказал так... временная симуляция после этапа RTL-синтеза хоть как-то физически отражает поведение по сравнению с функциональной симуляцией. Но результаты этой симуляции не стОит считать хоть как-то достоверными. Наибольшую достоверность даёт Post-PAR симуляция. Следовательно, симуляция после этапа RTL-синтеза получается и не нужна. Хотим быстро - пользуемся функциональной симуляцией. Хотим точно - пользуемся Post-PAR симуляцией.

Хотим неопределённо - пользуемся симуляцией после этапа RTL-синтеза :)))

 

А я всё равно не понял :) Разжуйте, пожалуйста.

 

хорошее объяснение - как и думалось, кстати - testbench от фунциональной сумуляции и testbench Post-PAR/gate way netlist - разные лучше/необходимо?

 

насчет разницы - приаттачил :)

ch1_intro4.html

[Krys 2]

хорошее объяснение - как и думалось, кстати - testbench от фунциональной сумуляции и testbench Post-PAR/gate way netlist - разные лучше/необходимо?

Не понял вопрос.

 

 

насчет разницы - приаттачил :)

Спасибо. Вижу, что разница в этом:

Physical Design

Design Plan File

Logic Assignment to Regions

Area Estimation and Region Capacity

Pin Assignment

Physical Synthesis Optimizations

Только не понимаю всё равно. Что мне это даёт? Точнее, я не очень понимаю в деталях, что это за операции. Какой у них аналог, скажем, в ISE? Какие действия ISE я могу заменить этими фичами Синплифая? И главный вопрос: как научиться этим пользоваться? Если кому нетрудно, выложите, пожалуйста, пошаговую инструкцию, что куда нажимать.

Пока тыкаюсь в Синплифай, как слепой котёнок. Создал новый Job типа Implement, попробовал запустить. Синплифай вызвал из скрипта некий exe-шник от ISE, который и произвёл операцию Implement. Вот я и не понимаю: все эти функции, перечисленные выше:

Physical Design

Design Plan File

Logic Assignment to Regions

Area Estimation and Region Capacity

Pin Assignment

Physical Synthesis Optimizations

Они реализованы просто как скрипты, всё равно вызывающие exe-шники от ISE или это самостоятельные и самодостаточные инструменты Синплифая? Другими словами: если для выполнения этих функций всё равно требуется наличие ISE на диске, то зачем мне нужно пользоваться этими фичами из Синплифая. Я могу тогда их прямо из ISE и вызвать... Короче одни вопросы...