[vpd 0]

Ну, потому что, когда этого свойства не было, то он не сделал ни сплошной заливки, ни thermal-reliefa. Я удивился, стал искать почему, нашел свойство DYN_CLEARANCE_TYPE, почитал хелп, там ничего про такое поведение NO_VOID не сказано. Я его поставил, и заливка получилась сплошной. Кто ж знал, что она для любой цепи будет сплошной? У Layout так не бывает, Copper Pour никогда не залезет на "чужую" медь, а copper area залезет на всякую, но даст ошибку.

 

Буду использовать DYN_THERMAL_CON_TYPE.

[Old1 0]

Ну, потому что, когда этого свойства не было, то он не сделал ни сплошной заливки, ни thermal-reliefa. Я удивился, стал искать почему, нашел свойство DYN_CLEARANCE_TYPE, почитал хелп, там ничего про такое поведение NO_VOID не сказано. Я его поставил, и заливка получилась сплошной. Кто ж знал, что она для любой цепи будет сплошной? У Layout так не бывает, Copper Pour никогда не залезет на "чужую" медь, а copper area залезет на всякую, но даст ошибку.

 

Буду использовать DYN_THERMAL_CON_TYPE.

Раз небыло ни сплошной заливки, ни thermal-reliefa, значить опять же пин и шейп к разным цепям принадлежали, нужно было назначить шейпу такую же цепь как и пину или наоборот...

[vpd 0]

Не, они к одной цепи принадлежали, просто пин с шейпом соединялся всего через один проводничок, что я сам провел. Возможно, оно хотело сделать релиф, но например, места не хватило, так как там близко есть другие пины. Я еще не разбирался, как задаются размеры для релифа. Может он там слишком большой? Но вообще релифы SMD в большинстве случаев компонентам не нужны, имхо. Их все равно в печке паяют.

Изменено 7 декабря, 2010 пользователем Hoodwin

[Tasha 0]

к какой цепи будет принадлежать VIA, оторванная от cline.

Если цепи присвоить свойство "Retain Net on Vias", то VIA, оторванное от cline или shape, всё равно будет принадлежать этой цепи.

 

[Ant_m 0]

Возникла проблема, точнее две. :smile3046:

Есть компонент в корпусе QFN с термоплощадкой. Для теплоотвода рекомендуется в термоплощадке делать сквозные отверстия.

Захотел я сделать это "все по уму" - сделал pin с множественным сверлением(в центре на картинке) - 16 отверстий . Четыре квадрата - это открытие от маски пайки, по рекомендации для больших площадок(в самой площадке, на 3-й картинке, я забыл сделать SOLDER_MASK_TOP=null, но сейчас это не важно).

 

При установке компонента на плату начались проблемы... На верхнем слое все хорошо, отверстия в площадке есть и видны, а на других слоях отверстий просто нет. В результате shape на плате просто накладывается на это место и зазоров между shape и hole нет. Это первая проблема.

 

Вторая проблема возникла в процессе решения первой. Я изменил свойства контактной площадки - скопировал слой TOP на BOTTOM. В итоге отверстия на внутрених слоях появились... но появился круглый зазор просто сумасшедших размеров вокруг отверстий hole.

 

Как это можно решить, и чего я делаю не так?

 

Вот два brd файла:

test.zip - первая проблема

test2.zip - вторая проблема

[vitan 2]

А что это у Вас за гигантский зеленый круг на последних трех картинках, у которого видна только часть? В каком слое эти вырезы образовались? Скачивать не буду, у меня версия сильно старая.

[Ant_m 0]

А что это у Вас за гигантский зеленый круг на последних трех картинках, у которого видна только часть? В каком слое эти вырезы образовались? Скачивать не буду, у меня версия сильно старая.

Гигантский зеленый круг это сама плата, с shape. Просто визард, когда делаешь новую плату, по умолчанию предлагает сделать ее круглой. Я в примере и сделал.

В каком слое эти вырезы образовались?

Проблема не в вырезах, а в том что есть необоснованно большой зазор вокруг 16 отверстий. Причем зазор идеально круглый, а отверстия стоят квадратом.

[vitan 2]

Проблема не в вырезах, а в том что есть необоснованно большой зазор вокруг 16 отверстий. Причем зазор идеально круглый, а отверстия стоят квадратом.

Хм... Т.е. это отсутствие меди в слое Layer2?

Очевидно, дело не в отверстиях, раз они стоят квадратом. Попробуйте поудалять... Или сделайте downrev в 15.5, попробую открыть, посмотреть...

[vpd 0]

Я думаю, что это какая-то защита от дурака. Вы же не определили форму площадки во внутренних слоях, и решили сделать множественное сверление, что потенциально ведет к замыканию этих отверстий на внутренние слои. Вот оно и подстраховалось.

 

Честно говоря, настоящее применение multiple vias какое-то другое. Все-таки это не очень удобно, когда ради этих отверстий надо занять все слои довольно большой площадкой, которая мешает трассировке. Возможно, это хорошо для каких-нибудь LDO регуляторов или мощных АЦП, но в общем случае плохо. например, MSP430 тоже все в QFN корпусах, а токи там микроамперные.

 

Вот тут подобная проблема обсуждается, и решение указано. Автор попался весьма дотошный, все плюсы и минусы расписал, а также порядок действий указал. Думаю, что тот метод лучше подойдет.

[Ant_m 0]

Или сделайте downrev в 15.5, попробую открыть, посмотреть...

Думаю это не поможет... Я пытался делать в версии 15.7 переходные отверстия с множественной сверловкой, для сильноточных цепей, было то же самое - вокруг овального переходного отверстия появлялась большая круглая зона зазора в shape. Тогда я на это "положил прибор", и потом перешел 16.3, в котором есть via array.

 

Я думаю, что это какая-то защита от дурака. Вы же не определили форму площадки во внутренних слоях, и решили сделать множественное сверление, что потенциально ведет к замыканию этих отверстий на внутренние слои. Вот оно и подстраховалось.

Это да - я не определил на других слоях КП. Но отверстия то ведь идут насквозь! значит это должно учитываться в PCB editor и делаться зазор. Но его нет! Смотрите 5-ю картинку в моем сообщении

 

Честно говоря, настоящее применение multiple vias какое-то другое.

Вопрос какое применение? Не для "галочки" же в рекламе, они сделаны?

 

Все-таки это не очень удобно, когда ради этих отверстий надо занять все слои довольно большой площадкой, которая мешает трассировке.

Вот это меня и не устраивает, потому и весь этот разговор начался. Почему когда я ставлю via в pad он делает как надо:

А когда есть множественное сверление, то вылезает чушь с зазором?

 

За ссылку спасибо буду читать.

[Uree 1]

Вот из-за такой работы Multiple Drill мы от него и отказались. Даже от использования VIA in pad на уровне футпринта отказались, проще это сделать непосредственно в плате исходя из конкретных условий. А копи-паст в случае чего помогает размножить решение:)

[Ant_m 0]

... проще это сделать непосредственно в плате исходя из конкретных условий.

Так и делал, но захотелось "правильности"... :cranky: Проверка DRC ругается на via in pad, отключать ее не хочется, приходится делать waive.

Видимо придется смириться с этой багофичей. :(

 

To Hoodwin - прочитал ссылку, которую вы давали выше, там все настолько не очевидно и непросто, что нет желания с этим связываться. Через некоторое время такие нюансы, создания компонента и его применения на плате, забываются и начинается очередной круг хождения по граблям

P/S нашел на форуме каденса мою проблему multi drill pads and plane void anomoly

но решения там нет.

[Uree 1]

Включите правильно установки DRC и никто ругаться не будет.

 

ЗЫ У меня не ругается и вэйвить ошибки не надо:

 

 

[vpd 0]

Даже от использования VIA in pad на уровне футпринта отказались, проще это сделать непосредственно в плате исходя из конкретных условий. А копи-паст в случае чего помогает размножить решение

 

Это ж сколько тогда откопипастить придется то? 9 или 16 отверстий на каждый корпус? Тогда уж сделать два футпринта и пусть конструктор выбирает сам, какой применять.

 

 

P/S нашел на форуме каденса мою проблему multi drill pads and plane void anomoly

но решения там нет.

 

Там, кстати, написано, что Каденс эту проблему зарегистрировал и обещал залечить в течение недели. Неделя та началась в июне 2009... :)

 

[Uree 1]

Да сколько надо, столько и копипастить. В любом случае это НАМНОГО быстрее, чем рисование в каждом корпусе с нуля. А учитывая как элегантно реализовано копирование в аллегро, так и вообще, милое дело:)