[juvf 17]

Написал свой модуль в отдельном файле на Verilig HDL. Генерирую из него файл *.bdf - получаю графический блок с входами и выходами. Но некоторые выходы лучше разделить на разные блоки. SOPC билдер генерирует nios и все компоненты процессора на bdf блоке отделены разделительными линиями. См картинку, несколько UART-ов разделены линиями. как такое можно сделать в смоем самописном модуле?

[_sda 0]

Написал свой модуль в отдельном файле на Verilig HDL. Генерирую из него файл *.bdf - получаю графический блок с входами и выходами. Но некоторые выходы лучше разделить на разные блоки. SOPC билдер генерирует nios и все компоненты процессора на bdf блоке отделены разделительными линиями. См картинку, несколько UART-ов разделены линиями. как такое можно сделать в смоем самописном модуле?

 

Для этого есть редактор символов - рисуйте какой хотите.

[juvf 17]

Для этого есть редактор символов - рисуйте какой хотите.

Дак как-то с редакторм символов не получается. Написал я свой модуль, сгенерировал bdf, вставил в схему верхнего уровня. Открыл свой модуль в редакторе символов - отредактировал - вот оно счастье! Далее, что нибудь в модуле поправил, в файле *.v, теперь чтоб эти изменения вступили в силу - нужно перегенерировать bdf файл. Все мои рисунки удаляются ((. Приходится заново в символьном редакторе перерисовывать. И так каждый раз после любого изменения модуля.

[_sda 0]

Ну или шашечки или ехать... Думаю тут помочь нечем.

[barabek 0]

 Все мои рисунки удаляются ((. Приходится заново в символьном редакторе перерисовывать. И так каждый раз после любого изменения модуля.

Попробуйте один раз нарисовав, сохраните файл под нужным именем, а также с копию  файла с другим именем (пример my_block_BACKUP.bdf). Теперь у Вас есть возможность не перерисовывать полностью, а восстановить из копии переименованием. Костыль конечно, ну а что делать.

[Krys 2]

давно в квартусе не работал, но, насколько я помню, символ для какого-либо модуля можно создать (сгенерировать автоматически) единожды, потом подправить ручками и больше не трогать. Необходимость в перегенерации символа может возникнуть лишь при изменении числа портов. И то, чтобы не пропало всё, что рисовали, проще добавить или удалить порты ручками.

Так что думаю, перегенерировать символ каждый раз после изменения Verilog-кода Вам (автору темы) просто не требуется, Вы же порты у модуля не меняете?