[pitbool 0]

в профайле проекта выберете синтезатор sinplify pro.

по умолчанию выбран просто sinplify, хотя лицензия есть и на про.

 

[Maverick_ 15]

в профайле проекта выберете синтезатор sinplify pro.

по умолчанию выбран просто sinplify, хотя лицензия есть и на про.

поподробнее, плиз

[Actel_SKV 0]

Возник еще вопрос:

Сделал проект в SmartDesign (без процессора - логика описанная на VHDL) - моделирование на всех этапах проходит прекрасно. Захотел посмотреть в синтезаторе Synplify RTL и Technjlogy design. Для чего соответственно нажал кнопки на панели RTL View и Technjlogy View. Но "внутренности" описанного компонента на VHDL, т.е. схемотехнику разработанного компонента Synplify показывать не хочет. И пишет при этом

 

В чем причина? Что-то с лицензией, тогда как это исправить?

 

Какая версия Libero? Если ниже 9.0SP1, то по умолчанию в качестве синтезатора используется Synplify (самый простой). Чтобы посмотреть результат в виде схемы нужен Synplify Pro.

В Libero открой профиль (меню Project-> Profiles). Посмотри какая версия синтезатора Synplify используется. Для этого выбери пункт Synplify AE и нажми кнопку View. Если версия Libero ниже 9.0SP1, то в Location будет указан synplify.exe. Надо добавить в профиль проекта Synplify Pro. В окне Profiles нажми кнопку Add и найди файл synplify_pro.exe. Он лежит в папке C:\Actel\Libero_v9.0\Synopsys\synplify_D200912A\bin\synplify_pro.exe (по-умолчанию, если Libero устанавливалось на диск C). В поле имени можешь набрать любое имя. В пункте Select tool integration выбираешь Synplify и жмешь ОК. Появиться новый пункт в профиле для раздела Synthesis. При создании нового проекта надо выбирать в профиле его.

В Libero начиная с версии 9.0SP2 в пункте Synplify AE уже сразу прописан SynplifyPro.

[pitbool 0]

в обычном sinplify не работает ни ртл-вью, ни гейт-вью. Для того чтобы посмотреть ртл вам нужно запустить sinplify pro.

Раньше sinplify pro был доступен только в платной версии Libero. Сейчас фирма актель сделала его бесплатным. По умолчанию почему-то среда либеро запускает обычный sinplify, вместо sinplify pro. Вам нужно выбрать в профайле проекта в качестве синтезатора sinplify pro. Для этого тыкнуть правой клавишей мыши в кнопку sinplify, выбрать из ниспадшего меню пункт profile, и в нем в разделе где синтезаторы добавить пункт sinplify pro, поставить его по умолчанию, указать путь к файлу sinplify_pro.exe, который находится там же где и обычный sinplify. И будет вам счастье в виде возможности узреть ртл.

 

[Maverick_ 15]

Версия

Version: 9.0.3.4

Release: v9.0 SP2A

Правда обновлял с версии кажется (точно не помню) 9.0.1.5 SP1

 

В Libero открой профиль (меню Project-> Profiles). Посмотри какая версия синтезатора Synplify используется. Для этого выбери пункт Synplify AE и нажми кнопку View.

Сделал. Скриншот экрана с настройками во вложении.

Версия Synplify во вложении.

 

Он лежит в папке C:\Actel\Libero_v9.0\Synopsys\synplify_D200912A\bin\synplify_pro.exe (по-умолчанию, если Libero устанавливалось на диск C).

Проверил - путь совпадает.

 

Вот это пишет Synplify в логах при старте

 

%

project -load shemaa_syn.prj

Note: redirecting TCL stdout to log file stdout.log

Note: redirecting TCL stderr to log file stderr.log

line 3873, col 57: Option set not found: vcs_actel_smart_fusion_lib.

 

 

Starting: C:\Actel\Libero_v9.0\Synopsys\synplify_D200912A\bin\mbin\synplify.exe

Install: C:\Actel\Libero_v9.0\Synopsys\synplify_D200912A

Date: Fri Oct 01 15:18:28 2010

Version: D-2009.12A

 

 

Arguments: -product synplify_pro shemaa_syn.prj

ProductType: synplify_pro

 

License checkout: synplifypro_acteloem

License: synplifypro_acteloem node-locked

 

Дополнительно

Попытался вручную прописать все как Вы советуете - не помогло. для этого создал новый проект. Все равно пишет

%

project -load shemaa_syn.prj

Note: redirecting TCL stdout to log file stdout.log

Note: redirecting TCL stderr to log file stderr.log

line 3873, col 57: Option set not found: vcs_actel_smart_fusion_lib.

 

 

Starting: C:\Actel\Libero_v9.0\Synopsys\synplify_D200912A\bin\mbin\synplify.exe

Install: C:\Actel\Libero_v9.0\Synopsys\synplify_D200912A

Date: Fri Oct 01 15:41:39 2010

Version: D-2009.12A

 

 

Arguments: -product synplify_pro shemaa_syn.prj

ProductType: synplify_pro

 

License checkout: synplifypro_acteloem

License: synplifypro_acteloem node-locked

Почему не понятно: путь на сриншоте один (который нужен), а стартует программа по другому пути (смотри приведенные логи) ???

[Maverick_ 15]

вопрос остался в силе ;)

[Actel_SKV 0]

Возник еще вопрос:

Сделал проект в SmartDesign (без процессора - логика описанная на VHDL) - моделирование на всех этапах проходит прекрасно. Захотел посмотреть в синтезаторе Synplify RTL и Technjlogy design. Для чего соответственно нажал кнопки на панели RTL View и Technjlogy View. Но "внутренности" описанного компонента на VHDL, т.е. схемотехнику разработанного компонента Synplify показывать не хочет. И пишет при этом

 

В чем причина? Что-то с лицензией, тогда как это исправить?

 

А что значит "не хочет показывать"? Как это проявляется? Синтез проходит успешно? RTL View и Technjlogy View показывают уже синтезированную модель.

[Maverick_ 15]

А что значит "не хочет показывать"? Как это проявляется? Синтез проходит успешно? RTL View и Technjlogy View показывают уже синтезированную модель.

Сам разработанный модуль/блок не раскрвывается... Во вложении скриншоты RTL View и Technjlogy View. Так вот желтенький прямоугольник :) на скриншоте не раскрывается, т.е. не показывается его цифровая схема. Из-за этого я не могу посмотреть как синтезатор организовал схему из моего HDL описания. Синтез и программирование проходит успешно.

[Actel_SKV 0]

Сам разработанный модуль/блок не раскрвывается... Во вложении скриншоты RTL View и Technjlogy View. Так вот желтенький прямоугольник :) на скриншоте не раскрывается, т.е. не показывается его цифровая схема. Из-за этого я не могу посмотреть как синтезатор организовал схему из моего HDL описания. Синтез и программирование проходит успешно.

 

Тогда следующий вопрос. Что значит "не могу посмотреть схему"?

 

Для перехода между уровнями надо нажать на панели кнопку с двумя стрелками и подвести курсор к блоку.

 

Если курсор на блоке стновиться стрелкой вниз, то значит в блок можно войти.

 

 

Если курсор в виде двух стрелок в перечеркнутом круге, то в этот блок войти нельзя.

 

 

Нельзя войти в примитив или если блок был удален при оптимизации. Правда, во втором случае блок будет виден только на RTL, а на технологической схеме его не будет.

[Maverick_ 15]

Тогда следующий вопрос. Что значит "не могу посмотреть схему"?

 

Для перехода между уровнями надо нажать на панели кнопку с двумя стрелками и подвести курсор к блоку.

 

Если курсор на блоке стновиться стрелкой вниз, то значит в блок можно войти.

 

 

Если курсор в виде двух стрелок в перечеркнутом круге, то в этот блок войти нельзя.

 

 

Нельзя войти в примитив или если блок был удален при оптимизации. Правда, во втором случае блок будет виден только на RTL, а на технологической схеме его не будет.

А так работает :)

 

СПАСИБО!

[gosu-art 0]

Добрый день! Пытаюсь описать на VHDL блочную память (для А2F200M3F)...но чет не хочет он ее использовать!!! Пытаюсь с атрибутами - тоже не получается! Причем при использовании мегафункции все синтезируется нормально!! кто может подскажет как надо?!

Вот как я делаю:

 

library ieee;

use ieee.std_logic_1164.all;

use IEEE.std_logic_arith.all;

use IEEE.std_logic_unsigned.all;

 

library synplify;

 

entity reg_sram is

generic (width : integer:=8;

addr : integer:=8);

 

 

port (Data : in std_logic_vector (width-1 downto 0);

Q: out std_logic_vector (width-1 downto 0);

Clock : in std_logic;

WE : in std_logic;

Address : in std_logic_vector (addr-1 downto 0));

 

end reg_sram;

 

architecture behav of reg_sram is

 

 

type MEM is array (0 to 2**addr-1) of std_logic_vector(width-1 downto 0);

 

signal ramTmp : MEM;

 

 

attribute syn_ramstyle : string;

attribute syn_ramstyle of ramTmp : signal is "block_ram" ;

 

begin

 

process (Clock) begin

 

if (clock'event and clock='1') then

if (WE = '1') then

ramTmp (conv_integer (Address)) <= Data;

end if;

end if;

 

end process;

 

Q <= ramTmp(conv_integer(Address));

end behav;

 

 

[Actel_SKV 0]

Добрый день! Пытаюсь описать на VHDL блочную память (для А2F200M3F)...но чет не хочет он ее использовать!!! Пытаюсь с атрибутами - тоже не получается! Причем при использовании мегафункции все синтезируется нормально!! кто может подскажет как надо?!

Вот как я делаю:

 

...

attribute syn_ramstyle : string;

attribute syn_ramstyle of ramTmp : signal is "block_ram" ;

...

 

Проблема в атрибуте "block_ram". Он используется только для семейства ProASICPlus. Для остальных FLASH ПЛИС надо использовать атрибут "no_rw_check".

[gosu-art 0]

использовал все имеющиеся варианты атрибутов!!!ничего не помогло!! не можете подкинуть рабочий код плиз..??

 

[DW0 0]

Посмотрите пример, у меня все получилось

Actel_RAM_use.rar

[gosu-art 0]

За пример спасибо!!! Я просто взял Альтеровский шаблон вставил и все без всяких атрибутов заработало!!! Забавно, что код из Actel HDL Coding для регистровой памяти никак не хочет реализоваться в блочной!!! Даже с атрибутами! хотя..может это специально так задумано... :laughing: