1. Какой язык вы используете?

[_Maks 0]

Впервые берусь за ПЛИС, выбираю язык. Читал это и это. Усвоил, что Verilog проще и якобы Си-подобный (похожесть не особо впечатляющая), VHDL сложнее но дает больше возможностей.

 

1. Посоветуйте

2. Подскажите, что для чего лучше

3. Есть ли разница в выборе для разработки ASIC в перспективе?

4. Имеет ли значение выбор конкретной ПЛИС для языка? Делают ли вендоры упор на какие-то языки?

 

Спасибо!

[Костян 0]

AlteraHDL для ваших требований точно фтопку. Остальное дело вкуса и религии.

[_Maks 0]

Остальное дело вкуса и религии.

В том то и проблема, что когда берешься впервые то еще нет вкуса и религии, а хочется выбрать инструмент, чтобы быстрее выполнить задачу и иметь возможность потом широко использовать полученные навыки, потому и решил посоветоваться.

Изменено 16 июля, 2010 пользователем _Макс

[Костян 0]

В том то и проблема, что когда берешься впервые то еще нет вкуса и религии, а хочется выбрать инструмент, чтобы быстрее выполнить задачу и иметь возможность потом широко использовать полученные навыки, потому и решил посоветоваться.

ИМХО, если знаете С , выбирайте лучше VHDL - меньше путаться будете. Иначе Verilog

 

[Kuzmi4 0]

По ходу дела работаю как с VHDL так и с Verilog дизайнами, заметил что в среднем у меня тратится для решения одних и тех же задач прибл. на треть больше времени если писать на VHDL (относительно Verilog-a)

[iosifk 3]

Впервые берусь за ПЛИС, выбираю язык.

Однажды меня пригласили студенты из Бонча и там задали этот же вопрос.

Мой ответ был такой - готовы ли Вы отказаться от половины рабочих мест, только потому, что Вы не знаете оба языка?

Мое мнение такое - надо знать оба языка. А на каком работать? На том, на котором будет работать лучший программист Вашей фирмы. Вот, к примеру, на предыдущей работе было сказано - "только Верилог". И потому пришлось выучить...

Сегодня чтобы выучить язык, проблемы нет. Ищите книгу и вперед. Или у меня на сайте смотрите "Краткий Курс ...", потом читаете то, что там дано в списке литературы. Впрочем, здесь в конфе все это многократно обсуждалось. Поищите по разделу ПЛИС...

Удачи!

 

[_Maks 0]

Да, пишу на C++. Спасибо за совет, не подумал бы! Все наоборот советуют Verilog, мол Си-подобный, я люблю Си, но Verilog похож на помесь Си и Паскаль. Последний не люблю. Правда читал, что не Паскаль, а Ада на самом деле, но с ней не работал.

 

Не могу найти рейтинги по языкам, хочу понять какой используется больше.

 

И важно, на какой из них есть хорошая книга. Работы по Xilinx не особо воодушевили т.к. планирую использовать Actel либо Altera. По первой нет вообще книг, а по второй имхо мало. Потому отыщу книжку по языку, а саму ПЛИС буду грызть по докам и видеокастам от вендора.

 

 

По ходу дела работаю как с VHDL так и с Verilog дизайнами, заметил что в среднем у меня тратится для решения одних и тех же задач прибл. на треть больше времени если писать на VHDL (относительно Verilog-a)

Это важно, Спасибо!

[fars 0]

Я скажу так, исторически VHDL использывался в военных продуктах и создавался иммено для таких проектов, а Verilog имеет начало с университетов и большинство компаний и корпораций требуют его.

 

VHDL - более схож на паскаль, Verilog на Си

 

Поскольку большенство компаний для проектов требуют Verilog, я бы рекомендовал учить для начала его ибо больше денег - это имхо. Хотя знать нужно обое. А перед изучением рекомендую проштудировать цифровую схемотехнику и узнать, что такое RTL программирование ибо без этих знаний эти языки безполезны.

 

Если будет интересно, стукни в ЛС - я дам "RTL коде конвеншнс", что бы не писал говнокод в будущем

 

 

[Oldring 0]

Да, пишу на C++. Спасибо за совет, не подумал бы! Все наоборот советуют Verilog, мол Си-подобный, я люблю Си, но Verilog похож на помесь Си и Паскаль. Последний не люблю. Правда читал, что не Паскаль, а Ада на самом деле, но с ней не работал.

 

Это вы перепутали с VHDL. Именно он порожден синтаксисом Ada.

 

Что касается "С-подобности". Да, в Verilog скобочки фигурные. А в VHDL - begin/end. Но готовы ли вы ради фигурных скобочек отказаться от структур, работая только с битовыми векторами?

 

Впрочем, если будете писать только как пишут в примерах - то разницы не будет.

[Kuzmi4 0]

Но готовы ли вы ради фигурных скобочек отказаться от структур, работая только с битовыми векторами?

Я думаю в этом случае отцу русской демократии прийдёт на выручку SV :laughing:

 

[_Maks 0]

Это вы перепутали с VHDL. Именно он порожден синтаксисом Ada.

 

Что касается "С-подобности". Да, в Verilog скобочки фигурные. А в VHDL - begin/end. Но готовы ли вы ради фигурных скобочек отказаться от структур, работая только с битовыми векторами?

Нет, я не перепутал, в том то и дело, что от Си там только скобочки при этом есть begin и end. Так толку то от них? Все равно это не Си и кухня абсолютно другая.

 

Еще меня привлекло, что Verilog якобы для написания на более низком уровне, так написано в одной из статей на какие я ссылался. Так ли это и заставит ли лучше разбираться в работе ПЛИС на низком уровне?

Изменено 16 июля, 2010 пользователем _Макс

[Oldring 0]

Я думаю в этом случае отцу русской демократии прийдёт на выручку SV :laughing:

 

 

Прийдет, может быть, если его инструментарий будет его поддерживать. :laughing:

 

Еще меня привлекло, что Verilog якобы для написания на более низком уровне, так написано в одной из статей на какие я ссылался. Так ли это и заставит ли лучше разбираться в работе ПЛИС на низком уровне?

 

 

Нет, в этом смысле разницы между языками нет. То, что "Verilog якобы для написания на более низком уровне" означает, что в нем отсутствуют более высокоуровневые конструкции, присутствующие в VHDL. :laughing: Но VHDL концептуально сложнее. Не всем электронщикам получается прочитать и понять его LRM. :laughing:

[bogaev_roman 0]

Впервые берусь за ПЛИС, выбираю язык.

2. Подскажите, что для чего лучше

3. Есть ли разница в выборе для разработки ASIC в перспективе?

4. Имеет ли значение выбор конкретной ПЛИС для языка? Делают ли вендоры упор на какие-то языки?

Спасибо!

ИМХО, разницы особой нет. Пишу в основном на верилог, а занимаюсь частенько объединением проекта на разных языках. Перейти с одного языка на другой, хорошо разбираясь в цифре и структурах не очень сложно (да и вроде прожки есть, которые переводят исходники с верилога на вшдл и наоборот, тока кривоватые). По объему кода (строк) программа на VHDL будет занимать больше места нежели на Verilog. На асик писал на верилог, проблем не было. Если хотите владеть универсальным языком под различные плисины и пользоваться различными тулсами типа modelsim или matlab/simulink, то можете сразу забыть о существовании AHDL :) .

[Oldring 0]

По объему кода (строк) программа на VHDL будет занимать больше места нежели на Verilog.

 

Да, как хорошо известно, короче всего получаются программы на Перле. На краяний случай - на VB.

[bogaev_roman 0]

Да, как хорошо известно, короче всего получаются программы на Перле. На краяний случай - на VB.

Это да.

Только вот других различий замечено не было, они и в паре всегда идут, возможности одинаковые. Хотя вроде к верилогу все больше народу тяготеет, может связано это с систем верилог(вот у него то возможностей сто пудов поболее будет). Пять лет назад статистику в инсте показывали (сейчас уже источник и не найду, но точно америкосы опрос проводили среди разработчиков) по западу на верилоге 60% писали а в СНГ 60% на VHDL, причем половина из них владела обоими языками. Сейчас по идее и у нас небольшое преимущество по верилогу будет.

А вообще тут с чего начнешь (я не имею ввиду схематик :)), на том и остановишься - я как начал на верилоге проектировать так на нем и сижу. Ну а если работодатель и заставит переучиться - переучюсь, проблем никаких не вижу. Это сложней перескакивать, скажем, с xilinx на altera, хотя тоже просто.

To _Макс а чего Вы систем верилог не вписали в опрос, вроде бы сейчас популярность набирает?

Изменено 16 июля, 2010 пользователем bogaev_roman