[Zugus 0]

Здравствуйте.

Вопрос такой.

До этого описание модулей писал в Symplify. Потом из него перегружал в квартус и уже в там делал прошивку для плис Altera.

Сейчас решил сделать всё сразу в квартусе.

В описание модуля пишу как по даташиту.

например:

 

input CLK /* synthesis chip_pin="C7" */;

 

Компилирую, в Fitter report написано, что ножка разведена правильно, именно на C7.

Захожу в Pin Planere, а там у меня ни одной ножки вообще нет. Не прописаны названия.

То есть их можно руками конечно записать, но это как то неправильно по моему.

 

Описание прошивки сделано топовым уровнем.

 

Когда загружал с Symplify такая проблема возникала крайне редко, обычно все ножки соответствовали и в Fitter report и в Pin Planer.

А тут какие то глюки.

 

Я что то делаю не так? Или кому верить? Ножки верно разведены, или нет?

Просто платы еще не готова, я на железке посмотреть не могу.

[andrew_b 16]

То есть их можно руками конечно записать, но это как то неправильно по моему.

Неправильно ноги описывать в коде. Для этого есть другие места. В Quartus это файл qsf.

[sazh 5]

input CLK /* synthesis chip_pin="C7" */;

 

Посмотрите рапорт *.pin, qsf файл, в редакторе ассигнований наконец.

Скорее всего это не транслируется в пин планер.

(Наверно в тексте нет смысла указывать ограничения на пины)

[Zugus 0]

О, замечательно.

Спасибо.

 

Ещё вопрос возник.

При моделировании переходных процессов все внутренне регистры - видны при поиске через Node Finder.

А вот пинов нет. Не видно их. Опять же только если руками прописать - появляются.

Это как то исправить можно?

[Des333 0]

О, замечательно.

Спасибо.

 

Ещё вопрос возник.

При моделировании переходных процессов все внутренне регистры - видны при поиске через Node Finder.

А вот пинов нет. Не видно их. Опять же только если руками прописать - появляются.

Это как то исправить можно?

 

 

 

 

Там справа сверху нужно выбрать тип добавляемого сигнала. Что-то типа "Pins: all".

[Zugus 0]

В том то и дело, что там их нет.

Пишет no matches.

Они есть только в Design Entry(all names).

Когда я из Symplify подгружал, все используемые регистры, связи и пины были в Pins all & registers post fitting.

А сейчас там только регистры.

 

Даже когда я сейчас прописал пины в qsf файле, не появились.

[Kuzmi4 0]

....

Даже когда я сейчас прописал пины в qsf файле, не появились.

Какая то фантастика.. :07:

Квартус не ругается в логе на ошибки в *.qsf?

А если собрать новый прожект хоят бы на одном тригере с заданиями лап в *.qsf?

[ViKo 1]

Неправильно ноги описывать в коде. Для этого есть другие места. В Quartus это файл qsf.

Очень даже правильно. Можно, конечно, и через ... файл, но лучше так:

  (* chip_pin = "55" *) input CLKIN,

  (* chip_pin = "70,69,68,67,65,64,63,62,60,59,42,43,44,46,47,48,49,51" *) output [0:17] MA,
  (* chip_pin = "72" *) output MS_n,
  (* chip_pin = "89" *) output MWR_n,
  (* chip_pin = "90" *) output MOE_n,
  (* chip_pin = "91" *) output MUB_n,
  (* chip_pin = "92" *) output MLB_n,
  (* chip_pin = "102,101,100,99,98,97,96,95,87,86,83,82,81,80,79,78" *) inout [0:15] MD,

Скобки круглые надо ставить, а не слэши.

[des00 25]

Очень даже правильно. Можно, конечно, и через ... файл, но лучше так:

Своего подавана за такое прибью на месте %)

[ViKo 1]

Своего подавана за такое прибью на месте %)

А я - наоборот.

И когда в реестр лезут править то, что можно в меню найти - за это тоже дал бы мышом по башке.

[des00 25]

А я - наоборот.

Ну и зря, порочная эта практика. Попробуйте представить что будет при смене 484 ногового чипа (те же сыклоны в бга) или смене производителя плис или включения топ модуля в проект более высокого уровня.

[ViKo 1]

Ну и зря, порочная эта практика. Попробуйте представить что будет при смене 484 ногового чипа (те же сыклоны в бга) или смене производителя плис или включения топ модуля в проект более высокого уровня.

А в qsf оно само появится? Все равно руками забивать. Зато в исходнике я их сразу вижу.

Могу и просто закомментировать ненужные, и раскомментировать нужные выводы.

А включение модуля, предназначенного для конкретной задачи и конкретной ПЛИС, в более высокий - это нечто гипотетическое.

[des00 25]

А в qsf оно само появится? Все равно руками забивать. Зато в исходнике я их сразу вижу.

qsf для этого и предназначен вообще то, хранить настройки конкретного проекта.

 

Вот смотрите у меня один и тот же проект, с одинаковыми топами, запускается на 3-х разных платах для разных печенек. В вашем случае это будет 3 топа, которые, в случае ошибок придется синхронизировать. А так один файл, просто разные qsf. Ну и кроме того в пинпланере всё равно вписывать параметры пинов, токи, скорости и т.д. Скажут портировать на хилых ну пришью к проекту ucf ник с пинами, при этом ни строчки не меняя в сорце/ревизии SVN и не плодя лишних веток и коммитов в репозитории.

 

Ну в общем вам виднее, но я вас предупредил %)

[Kuzmi4 0]

Кстати, а никто не сталкивался со "...случаем описанным в литературе?"(ЦЕ)

То есть может кто видел задокументированное и обоснованное использование ассигна лап ??

[andrew_b 16]

Зато в исходнике я их сразу вижу.

А зачем на них смотреть в исходнике? Вы их что, часто правите? Обычно пины расписываются один раз, под конкретную плату. Потом про них можно забыть.

 

Более того, если говорить о Xilinx, то изменение пина, если оно внезапно понадобилось, не влечёт за собой пересинтез проекта, а только его переразводку, поскольку про ucf синтезатор не в курсе.