[ViKo 1]

Не совсем хорошая практика. Можно влететь. Правильнее описать временные ограничения, что-б они проверялись при синтезе автоматически, тогда и не нужно будет надеятся - будете знать. Почитайте для начала статьи des00, про тайм квест, для затравки.

Я работал в MaxPlus+II, с ACEX. Там ничего этого не было.

Да и сейчас, насколько понимаю, для ACEX этого нет.

Мое предварительное мнение (статьи я читал, и не только эти, но практически не пользовался) - роль TimeQuest с констрейнами несколько преувеличена для достижения нужных результатов. TimeQuest может задать раскладчику, куда кинуть логический элемент, и каким путем к нему добраться. Что даст возможность манипулировать временем в районе 1 ns.

Возможно, я не прав. Когда возьмусь за него конкретно, поговорим на форуме.

А для проверки - да, согласен, годится!

[Алексей Б. 0]

перевел задумку в activeHDL...все один в один...на временной диаграмме начался УЖАС. то что боле-менее функционировало в quartus совершенно отказывается работать в активе.

 

в связи с этим появилось несколько критически важных вопросов:

 

1. как проще и быстрее задавать входные сигналы для моделирования (через формулу - по-мойму изврат, длинную последовательность фиг задашь)

2. сохраненную и закрытую временную диаграмму в активе больше не поюзать? можно только открыть и посмотреть? (у меня только так получилось)

 

3. очень нужна толковая литиратура по правилам синхронного проектирования, потому что:

 

- формировал задержки на вентилях

- весь верилоговский модуль (хоть он и маленький) работал в одном always от clk c кучей накрученых ифов :tongue:

- смысл правил 1 и 3 от dxp понятен довольно отдалено, и уж вообще не ясно как они на языке реализовываются.. :unsure:

 

4. вопрос лирический - формирование буферов отжирает наверно прилично вентилей... :unsure:

[des00 25]

в связи с этим появилось несколько критически важных вопросов:

 

Читайте библию, HDL Chip Desigh © Douglas Smith

[ViKo 1]

Да на форуме ссылок на книжки и др. документы - завались! (если не ссылок, то упоминаний, а дальше - интернет в помощь!)

Я уже насобирал где-то под сотню. Прочитать бы.

А в бумажном виде имею всего одну жалкую книжонку :(

[Des333 0]

Алексей Б:

На форуме уже много раз обсуждали подобные вопросы - используйте поиск.

И еще, естественно, изучайте литературу.

 

Просто поймите, у каждого, кто только начал заниматься ПЛИС, возникает примерно один и тот же список вопросов.

И отвечать каждый раз на одни и те же вопросы десятки раз никому не хочется.

 

Да и вообще, умение находить необходимую информацию и усваивать ее - один из самых нужных и важных навыков в наше время. :)

[Алексей Б. 0]

так я тоже кучу книжек накачал, но это все справочники по языку а не по тому как на нем правильно писать. :) пойду искать умную книгу... )

[Des333 0]

так я тоже кучу книжек накачал, но это все справочники по языку а не по тому как на нем правильно писать. :) пойду искать умную книгу... )

http://gigapedia.com/items/134674/fpga-pro...erilog-examples

http://gigapedia.com/items/21081/hdl-chip-...vhdl-or-verilog

[ReAl 0]

Пока автор совсем не разбирается в "теме", достаточно сложно сказать, что он хотел, во-первых.

В приступе ясновидения рискну предположить, что автор хотел flancter с 54-ой страницы http://www.xilinx.com/publications/archive...ell/Xcell37.pdf

 

Ой, там картинки совсем паршивые, вот тут нагуглилось получше

http://www.floobydust.com/flancter/Flancter_App_Note.pdf

[Алексей Б. 0]

to ReAl:

 

сначала думал что мне это не в тему..

 

но вот когда мое устройство заработало в active HDL на функциональном уровне, а после синтеза в квартусе показала полную фигню задумался..

 

возник вопрос : конструкция типа

 

always @ (clk)

 

является правильно не синтезируемой??? ..посмотрел XST там везде указывают фронт или спад...

[bogaev_roman 0]

always @ (clk)

является правильно не синтезируемой??? ..посмотрел XST там везде указывают фронт или спад...

Эта конструкция означает действие, вызванное любым изменением сигнала clk (как фронт так и срез)

Если данная конструкция используется в качестве последовательной логики, то вопрос: есть ли триггер в плис, который может работать как по фронту так и по срезу тактовой частоты одновременно?

Если данная конструкция используется в качестве комбинационной логики, то она вообще говоря синтезируема :)

[Алексей Б. 0]

иными словами - на прямую она не синтезируема, если в блоке используются reg-и?..

 

вопрос: а почему в ПЛИС (компилировал под EPM3064,ее или 32ую собираюсь использовать) обязательно должен быть триггер работающий сразу по двум фронтам, не первый раз это "если" встречаю.. компилятор сам не может догадаться что нужно "накрутить" логики что бы оно заработало? ... тут подумал немного и понял что так сразу и не понятно что надо "накрутить" .. может как то умножитель частоты на два сделать надо..

Изменено 26 апреля, 2010 пользователем Алексей Б.

[bogaev_roman 0]

иными словами - на прямую она не синтезируема, если в блоке используются reg-и?..

конструкция always используется как для триггерных конструкций так и для комбинационной логики. Я, например, не знаю триггер, работающий по двум фронтам на плисине, похоже, что синтезатор тоже. Хотя с точки зрения верилога описание и не содержит логической ошибки, так как подобным образом может описываться комбинаторика, где триггеров нет. Вот поэтому на компилировании нет проблем, а на синтезе возникают ошибки.

Поэтому если используете данную конструкцию в качестве последовательной схемы, то пользуйтесь либо фронтом, либо срезом. А почему нельзя использовать фронт/срез, какие проблемы?

[Алексей Б. 0]

конструкция синтезируется, но на выходных диаграммах вообще не то.. фронт использовал сначала, но у меня так есть хитрое XOR с синхо-импульсом которое срабатывало на функциональной диаграмме только при работе через фронт и срез одновременно..

 

вопрос то получается какой из этого: надо добавлять умножитель частоты на два?..

[bogaev_roman 0]

вопрос то получается какой из этого: надо добавлять умножитель частоты на два?..

Все зависит от конктретной схемы, в некоторых случаях можно обойтись тремя триггерами вместо одной Вашей конструкции, но при этом получится дополнительная задержка на один такт. Подобным образом, например alt_lvds у Альтеры делается. Смысл следующий: два триггера работают один по срезу, второй по фронту, а результат их работы записывается в третий триггер (который работает либо по фронту, либо по срезу).

Вы бы привели код, тест и ожидаемые результаты, а то разговор не о чем получается...

[Алексей Б. 0]

пока в полный тупик не зайду не хочу народ грузить кодом.. :) слишком убого все сделано пока что..

 

спасибо! буду пробовать варианты!