[_yes_ 0]

Добрый день

 

Есть проблема с проектированием на HDL

 

...............

 

чтонибудь есть в мире для реализации такой хотелки ?

 

спасибо.

 

сильно помогает verilog-mode для emacs, собственно отпарсить библиотеку v модулей и повставлять модули и соединить их - это как-раз

я использую не только для тестбенчей, но и для иерархических модулей

 

смотреть

/*AUTOINST*/

/*AUTOWIRE*/

и пр. AUTO

 

UPD:

там все на lisp-e, вобще-то покруче питона язык, так сказать, концептуально мощнее :)

но по-мелочи можно и поправить,

у меня когда больше энтузазизма было я вставлял какие-то дополнительные фичи

Изменено 30 сентября, 2009 пользователем _yes_

[des00 25]

там все на lisp-e, вобще-то покруче питона язык, так сказать, концептуально мощнее :)

 

не стреляйте в пианиста, он играет как умеет %)

[Костян 0]

Я квартус пользую только для компиляции проектов , симуляцию всегда делал в моделсиме или ncsim , поэтому незнаю.

аналогично

 

 

Можно за пару кликов сделать тоже самое в квартусе ?

То же самое не получится, но будет близко :).

 

К сожалению я не нашел в квартусе как генерировать testbench автоматически (когда как ISE это делает, а также присваивает начальные значения всем портам) , но он хорошо справляется с запуском modelsim, компилированием либ, созданием необходимых do файлов , которые можно изменить под свое усмотрение

Посмотрите след. документ

Quartus II Handbook Version 8.1 Volume 3: Verification раздел2

 

В аттаче результат работы квартуса

dac_run_msim_rtl_vhdl.rar

[arexol 0]

То же самое не получится, но будет близко :).

 

К сожалению я не нашел в квартусе как генерировать testbench автоматически (когда как ISE это делает, а также присваивает начальные значения всем портам) , но он хорошо справляется с запуском modelsim, компилированием либ, созданием необходимых do файлов , которые можно изменить под свое усмотрение

Посмотрите след. документ

Quartus II Handbook Version 8.1 Volume 3: Verification раздел2

 

В аттаче результат работы квартуса

 

Вы правильно заметили это не совсем то , точнее не в том объёме

add wave * !!!

да и вот это меня как раз и не устраивает - хотелось бы видеть только топ левел сигналы ну по желанию пару тройку внутренних на моё усмотрение.

 

 

В качестве развития темы - наткнулся на вот такой сайт

http://www.verilog.net/free.html

 

там различные тулзы и среди них как раз парсер верилога на перле - ещё не разбирался , но возможно это как раз то что доктор прописал

Verilog_Perl_3.220.tar.gz

[Michael12 0]

Вы правильно заметили это не совсем то , точнее не в том объёме

add wave * !!!

да и вот это меня как раз и не устраивает - хотелось бы видеть только топ левел сигналы ну по желанию пару тройку внутренних на моё усмотрение.

 

 

В качестве развития темы - наткнулся на вот такой сайт

http://www.verilog.net/free.html

 

там различные тулзы и среди них как раз парсер верилога на перле - ещё не разбирался , но возможно это как раз то что доктор прописал

 

Сам лексер и парсер - на C. Построение нет-листа - тоже на С. К ним полагаются xs-файлы - клей для получения перловых пакетов. Остальное - перловая обвязка. Собирать пробовали? Если собирается и работает, дописываем манипуляцию нет-листом, чтобы можно было вытягивать нужные компоненты и парсер таблиц, в которых будут задаваться стимулы для testbench, например. Парсеров всевозможных таблиц на cpan.org очень много (вплоть до работы с xml), так что просто прикрутить нужный и придумать способ описания входных данных, находящихся в таблице, и удобных для вас.