[PCBExp 0]

А вот такую PCB за 6 недель разведете?

 

Не знаю как в той системе проектирование которой Вы пользуетесь а в Mentor Graphics есть такие функция как COPY CIRCUIT или RESOURCE BLOCK. С их помощью рисование 6 одинаковых фрагентов занимает в 6 раз меньше времени. Даже если эти фрагменты отличаются какими мелочами.

Так что ничего фатального для 6 недель я не вижу.

Надо всетаки добавить что 6 недель это чистое время и кроме этой работы все остальное надо отложить. и 6 недель это для того кто уже все необходимое держит в голове (все необходимые апликухи, особенности работы среды разработки, требование производителя микросхем, требование производителя печатных плат, требования тех кто будет платы монтировать)

[vvvvv 0]

... и 6 недель это для того кто уже все необходимое держит в голове (все необходимые апликухи, особенности работы среды разработки, требование производителя микросхем, требование производителя печатных плат, требования тех кто будет платы монтировать)...

 

Ключевое слово "держит в голове". Как шутят художники "чтобы написать шедевр нужно брать нужную краску и класть на нужное место". Все просто.

Также и у Вас. Для того чтобы поставить одно переходное нужно 10 секунд. А чтобы определить куда его ставить требуется два часа.

Если Ваши 6 недель это в расчете на одно переходное 10 секунд. Тогда подготовительная работа "держит в голове" требует времени устремляющееся

в бесконечность. Я тоже думаю, что развести плату такого класса за месяц и 0.2$ за пин может только выдающийся гений по разработке печатных

плат, великий бессеребренник, и по совместительству admin нашего форума Nixon.

[blackfin 18]

С их помощью рисование 6 одинаковых фрагентов занимает в 6 раз меньше времени.

Даже если эти фрагменты отличаются какими мелочами.

А кто Вам сказал, что эти фрагменты отличаются "какими-то мелочами"?

Вы по ссылке-то ходили? Блок-схему видели? Так может, заметили, что все FPGA подключены по-разному?

 

Например:

 

FPGA D,E,F подключены к 400-pin MEG Array connector, а остальные - нет.

FPGA D,F подключены к Gb-Ethernet, а остальные - нет.

FPGA A подключен к PCIe, а остальные - нет.

FPGA С подключен к MICTOR, а остальные - нет.

Кол-во соединений FPGA A-D,B-E,C-F тоже различно - 200,120,240 pins.

 

Или всё это - мелочи?

[Arci0m 0]

А кто Вам сказал, что эти фрагменты отличаются "какими-то мелочами"?

Вы по ссылке-то ходили? Блок-схему видели? Так может, заметили, что все FPGA подключены по-разному?

 

Например:

 

FPGA D,E,F подключены к 400-pin MEG Array connector, а остальные - нет.

FPGA D,F подключены к Gb-Ethernet, а остальные - нет.

FPGA A подключен к PCIe, а остальные - нет.

FPGA С подключен к MICTOR, а остальные - нет.

Кол-во соединений FPGA A-D,B-E,C-F тоже различно - 200,120,240 pins.

 

Или всё это - мелочи?

да да, это всё незначительно .... как впрочем и

Ключевое слово "держит в голове".

[амоксиклав 0]

Господа, господа. Не надо оваций и комплиментов, давайте по существу вопроса.

Что-то вы там написали, господин Компот? Развожу ли я такие платы годами? Где ж я такое написал или упомянул об этом? Я лишь указал, что такого уровня сложности платы, как топовые видеокарты за пол-месяца/месяц развести в нашей действительности практически нереально. За полгода - реально. Но я не писал про годы. Что вы там говорите, все частоты живут внутри чипов? Ну, не знаю, не знаю. Отчего-то мне казалось, что даже устаревший на данный момент чипсет для устаревшей уже платформы на базе проца Атом от Интел имея на борту ДДР2 мог ставить частоты на ДДРе2 до 533МГц. HyperLynx конечно же тоже никто не отменял, также как и встроенный в Экспедишн ICX/TAU. Но пользоваться этими системами моделяжа придется в нашей реальности практически 100% самому проектировщику платы и отнюдь не просто кнопки давить. А понимать много и много всяким моментов. К, примеру, что HyperLynx при анализе проводников не учитывает разрывов плейнов под ними.

Что-то вы там писали, господин HardJoker? "Однако, и на 60GHz аппаратуру делали, и станции "Мир" работали о-о-чень долго. " Само собой делали, но ведь не за две нели же и не за месяц. И условия труда тогда были иные, имело огромное значение тогда политическое устройство страны. Типа, партия скажет надо Вася, и Вася будет делать днями и ночами. А то, что при испытаниях ракета взорвется и сгорит хренова туча людей вместе с Главным маршалом артиллерии М.И. Неделиным - ну, так про это мы помолчим себе в угоду. И работали эти станции и спутники долго, потому как их не клепали за полмесяца. Да и ДДРов тогда не было. Ну, не сделать сейчас реально плату с ДДРом на борту без Аллегры или Экспедишна. Изоленты маловато будет.

Что вы там писали, мистер PCBExp "есть такое количество апликух (не считая эволюшн бордов с послойными раскладками)" - да вы полмесяца только трахнете(прости меня боже за сии слова) только на их осмысление. COPY CIRCUIT? Но ведь это же не тупое средство копирования. Экспедишну еще указать придется, какие именно компоненты вы собираетесь пихать на плату, а то он вам налепит копий, затрахаетесь(господи, вырвалось, уж, не прогневись) потом либо схему переделывать, либо править топологию(Annotation) никто не отменял.

 

А реалии бытия таковы, что чтобы нормально решать на данный момент задачи по проектированию МПП с ДДРо-подобными интерфейсами Пикада и Оркада недостаточно(и уж тем более изоленты). И опыт должен иметься соотвествующий, именно по ДДРам. В одном флаконе сразу и дифпары с опорными слоями, и т-образные отростки с выравниваниями по сегментам. Даже Экспедишн до недавних пор не мог трассировать Т-образные участки проводников в случае диффпар. И несколько классов цепей с выравниваниями в классе и между классами, а то еще и с другими правилами в разных участках платы. А если это все надо запихать в маленький объем со слепоглухонемыми ПО на КП? А если рядом придется пихать какие-нибудь сгустки диффпар с опорами по следующему слою? Или питалово излучающее? А если вам проц попадется с шагом 0,6 и ваш "заказчик" скажет: "Нет, ну нам на хер(господи, ну ты в курсе?) не нужны ваши 10-14 слоев по причине их дороговизны(http://www.ncab.ru/front_end/pages/news/10). Будьте любезны милостивый сударь разводить плату с классом точности HDI при 75/75 микрон проводник/зазор"? А если вам заказчик скажет, ну, Вася, мне тут твои червяки-проводники не нужны, ты мне тут дупло просверли, да еще контуром с Эйфелеву башню. А эту микруху отдери и вместо нее 5 вон тех, но побольше поставь? Да этих "если" одних будет на месяц.

 

Ну, надо же все-таки отчет себе отдавать какой-никакой. Понятно, что желающих свахлять нечто глючащее в лучшем случае будет хоть косой коси. Дело ведь надо делать так, чтобы дводить его до реального, рабочего продукта без косяков по максимуму. А бить себя в грудную клетку кулаком с выдохом: "Я, я, я..." может каждый.

[blackfin 18]

да да, это всё незначительно .... как впрочем и

Также, впрочем, как и:

FPGA to FPGA busses are routed and tested LVDS, run at 450MHz+ (which is 900 Mb/s if used in DDR mode).

[PCBExp 0]

С этого надо было начать – я не предлагаю себя в качестве исполнителя. Я лишь поделился своими соображениями по вопросу определения трудозатрат. Поскольку раз в полгода эта тема для меня самого становится актуальной. Профиль разработок – телекоммуникационное оборудование. Наши заказчики – европейцы, а конкуренты китайцы поэтому у меня есть некоторый опыт заочной конкурентной борьбы.

 

Сначала лирика - что то слишком много эмоций по-моему срочно пора в море остужаться.

 

Теперь по делу. Товарищ начавший топик сказал что речь идет об устройстве сравнимым с топовой видеокартой. Я наверное отстал от современного видеокартостроения но вроде как больше двух супер SоC туда не ставят а если и ставят то совесть не позволит сравнить это с видеокартой. Плюс к ним максимум 4 чипа памяти, если 8 чипов я бы это оговорил отдельно. Все подобные SOC точно богаты на апликухи и если уж разработчик имеет даташит то апликухи точно должен иметь. То что работодатель выложил вместо ТЗ конечно маловато но если его внимательно читать то о суперкомпьютере речь вроде не шла. Но сейчас я уже не уверен

 

Не знаю как у Вас у в нашем заведении апликухи принято читать на этапе рисования схемы. Даже если все делается в одно лицо (и схема и плата) то кто то должен потом схему проверить (иначе пять ревизий как минимум и перелом мозга в финале). и море не поможет...

 

Что касаемо опыта работы в Менторе - это вообще несерьезный разговор. Я как и все наверное первых пару раз помучился с копированием но это было давно. Моделирование вопрос отдельный и очень сложный. Обычно его заменяют как раз апликухи и если точно следовать их рекомендациям то обычно фатальных расхождений не случается.

 

Что касается 10 секунд на переходное отверстие - это перебор. Оно ставится двойным кликом. причем сразу безошибочно - на то он и Ментор. Потом кончно цепь можно подвинуть если она входит например в шину но это не два часа - секунд 30 обычно хватает.

 

 

А вот такую PCB за 6 недель разведете?

 

http://electronix.ru/forum/index.php?showt...57745&st=45 - вот это было нарисовано с нуля за без малого 3 недели и еще полторы проверялось. сейчас сделано около 500 штук. дышит как часы

[blackfin 18]

http://electronix.ru/forum/index.php?showt...57745&st=45 - вот это было нарисовано с нуля за без малого 3 недели и еще полторы проверялось. сейчас сделано около 500 штук. дышит как часы

Ага, не плохо.. Но до "топовой видеокарты" сильно не дотягивает.. Сколько слоев получилось?

 

6 слоев, как я понимаю.. А сколько выводов у BGA? И какой шаг?

[PCBExp 0]

Слоев всего шесть. но это и не шесть недель. шаг у INFINEONа 1 мм. Заказчик выбрал такой чтобы плата по 5 классу проходила.

Изменено 25 мая, 2009 пользователем PCBExp

[blackfin 18]

шаг у INFINEONа 1 мм.

А выводов-то сколько?

И ещё.. Платы с несколькими BGA разводили? Скажем, штук 5 или 6 на плате и чтоб пару BGA'шек с числом выводов > 400?

Изменено 25 мая, 2009 пользователем blackfin

[Arci0m 0]

Ага, не плохо.. Но до "топовой видеокарты" сильно не дотягивает.. Сколько слоев получилось?

6 слоев, как я понимаю.. А сколько выводов у BGA? И какой шаг?

"сильно", это ещё слабо сказано. Бахвалиться PCBExp простым трёхнедельным девайсом как то не серьёзно...

А вот такую PCB за 6 недель разведете?

сравнили ... с пальцем. право - смешно. :maniac:

[blackfin 18]

сравнили ... с пальцем. право - смешно. :maniac:

Самовар не мой.. Было заявлено:

...какая бы сложность не была дольше 6 недель закладывать просто несерьезно.

[Arci0m 0]

Самовар не мой.. Было заявлено:

Так а я сопсно владельцу самовара и писал :).

[grey 0]

"Слоев всего шесть. но это и не шесть недель. шаг у INFINEONа 1 мм. Заказчик выбрал такой чтобы плата по 5 классу проходила."

 

 

По-моему, все-таки отсутствует понимание сложности мероприятия с трассировкой всяких там дифференциальных пар и интерфейсов типа DDR(в особенности). То что вы продемонстрировали называется разводка, а плата видеокарты - дизайн. Разница есть, поверьте, и весьма существенная.

[PCBExp 0]

у того инфиниона ног 324. Плат с 5-6 BGA я не рисовал 3 штуки было. сколько у них ног было я не помню но не больше 400 скорее всего. Но все это даже не математика - это статистика. Обычно больше половины ног это земля и питание. И их трассировка просто удовльствие (в менторе по крайней мере) выделяете все ноги и жмете F2 и фанауты выстраиваются в красивый порядок. процентов 30 сразу попадают в свои полигоны. еще для 20% выводов полигоны надо дорисовать. и такое проактически у всех. или AD по другому делает свои камни?

 

Сейчас я "докуриваю" "ДИЗАЙН" (выделено для Ув. grey) SoC BROADCOM BCM56024 896 выводов - сплошная матрица 30 на 30 без угловых выводов на нем висит BCM5464S (BGA354) и три BCM5248 (QFP128) всего 110 дифпар и три RMIIных шины по 40 ниток. Весь дизайн нарисован в 4 документах - ошибиться надо постараться. Если это уникальный случай то я снимаю шляпу наверное мне первому так повезло (хотя документы датированы 2007 годом). Их чтение заняло в разные промежутки времени в общей сложности неделю. Я не программист - я занимаюсь схемотехникой. так вот у того 56024 только земляных ног 300. тех кто в 3.3 воткнут быть должен 150. и еще 100 на разные питания. Висит на этом соке DDR ему посвящена целая глава - как ставить на каком расстоянии как резисторы ставить в разрыв как клок подведен и пр. Один из документов посвящен трассировке на разных количествах слоев. там собственно описаны какие ширины проводников и зазоров у каких типов трасс должны быть и как полигоны класть. И это совсем не супер компьютер..... и было все сделано за 3.5 недели..... если через месяц напомните в личку - покажу фото живьем.