Angel 0 30 июня, 2005 Опубликовано 30 июня, 2005 · Жалоба Симулирую в Modelsim 6.0d проект под VirtexE в котором использую CLKDLL. clkv - входная частота. clk2x_g - входная частота * 2. Почему в начале такая диаграмма работы? Что за розрывы в частоте? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Esquire 0 30 июня, 2005 Опубликовано 30 июня, 2005 · Жалоба Происходит захват входной частоты, отсюда и артефакты на выходе. В любом случае, 8 пропущенных импульсов тактовой частоты при старте устройства погоды не сделают, т.к. режим работы схемы еще не установился. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Angel 0 30 июня, 2005 Опубликовано 30 июня, 2005 · Жалоба Происходит захват входной частоты, отсюда и артефакты на выходе. В любом случае, 8 пропущенных импульсов тактовой частоты при старте устройства погоды не сделают, т.к. режим работы схемы еще не установился. <{POST_SNAPBACK}> А можно потробней про захват входной частоты. Что за явление? Где про это можна почитать? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Esquire 0 30 июня, 2005 Опубликовано 30 июня, 2005 · Жалоба Кое-какие сведения можно почерпнуть у производителя: XAPP132: Using the Virtex Delay-Locked Loop. Любой поисковик также выдаст массу полезных ссылок на статьи, посвященные PLL (DLL). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 15 1 июля, 2005 Опубликовано 1 июля, 2005 · Жалоба Выход DLL можно использовать только тогда, когда деактивируется сигнал LOCKED. Until the LOCKED signal activates, the DLL output clocks are not valid and can exibit glitches, spikes, or other spurious movement. In particular the CLK2X output will appear as 1x clock with a 25/75 duty cycle. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
FPGA 0 1 июля, 2005 Опубликовано 1 июля, 2005 · Жалоба Выход DLL можно использовать только тогда, когда деактивируется сигнал LOCKED. Until the LOCKED signal activates, the DLL output clocks are not valid and can exibit glitches, spikes, or other spurious movement. In particular the CLK2X output will appear as 1x clock with a 25/75 duty cycle. <{POST_SNAPBACK}> Верно, но с точностью "до наоборот", т.е. выход DLL можно использовать только тогда, когда АКТИВИРУЕТСЯ сигнал LOCKED. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 15 4 июля, 2005 Опубликовано 4 июля, 2005 · Жалоба Верно, но с точностью "до наоборот", т.е. выход DLL можно использовать только тогда, когда АКТИВИРУЕТСЯ сигнал LOCKED. Почему-то я всегда это путаю :( Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
FPGA 0 4 июля, 2005 Опубликовано 4 июля, 2005 · Жалоба Почему-то я всегда это путаю :( <{POST_SNAPBACK}> Бывает, если редко пользуешься языком. Ничего страшного. :) :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Angel 0 12 июля, 2005 Опубликовано 12 июля, 2005 · Жалоба А куда сигнал LOCKED надо подавть, на глобальный сброс или не только? Как правильно организовать работу схемы, чтоб она начала работу тогда когда активируется сигнал LOCKED? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 15 12 июля, 2005 Опубликовано 12 июля, 2005 · Жалоба А куда сигнал LOCKED надо подавть, на глобальный сброс или не только? Я подаю только на сброс. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
tegumay 4 8 октября, 2005 Опубликовано 8 октября, 2005 · Жалоба Э там есть пара мегатонн нюансов, есть статусное слово и его надо обрабаьывать так как при выходе исходного сигнала за некоторые рамки DCM будет отрублен и его надо переинициализировать, все есть в доках, иначе при кратковременном сбое все встанет, если нет схемы сброса. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться