slog 0 8 сентября, 2008 Опубликовано 8 сентября, 2008 · Жалоба Не могу решить проблему :crying: Используется EP2C35F484. Банк 1 используется для ввода LVDS сигналов и питается от 2.5v. В этом же банке находится пин CLK_2, на который заведён LVTTL сигнал с уровнем 3.3v от внешнего тактового генератора, для тактирования PLL1. Quartus не даёт так делать и выдаёт ошибку, потому что не-дифференциальный сигнал должен быть не ближе 4-х пинов к дифференциальному. В BGA корпусе CLK_2 занимает пин М1, квартус ругается на близость к М5 и М6, на которых LVDS. Если квартус обмануть и сказать что на CLK_2 подаётся дифференциальный LVDS, то всё компилируется и даже работает в железе, но это вроде не правильно на LVDS вод подавать LVTTL. Пины переназначить не могу, потому что так уже сделано в работающем устройстве. Возможности узнать как там сделано нет. А я вот не соображу как же это объяснить квартусу. Помогайте Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mse 0 8 сентября, 2008 Опубликовано 8 сентября, 2008 · Жалоба Не могу решить проблему... SM её решал, патча какой-то длл. Если сможете найти(SM-a), передавайте привет. ;О) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 8 сентября, 2008 Опубликовано 8 сентября, 2008 · Жалоба SM её решал, патча какой-то длл. Если сможете найти(SM-a), передавайте привет. ;О) Зачем Сергея лишний раз беспокоить, без него можно поправить %) Есть стандартное лекарство от алтеры : поставите на пин нулевой toggle rate. qua.help Toggle Rate logic option This option can be set in the Assignment Editor. A logic option that allows you to specify the frequency at which a pin toggles. This option is useful for adjusting the toggle rate of pins so you can place them closer to differential pins. This option is ignored if it is applied to anything other than a pin. This option is available for supported device (Arria GX, Cyclone, Cyclone II, Cyclone III, HardCopy, HardCopy Stratix, MAX II, Stratix, Stratix II, Stratix II GX, Stratix III, Stratix IV, and Stratix GX) families. Удачи !!! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
slog 0 8 сентября, 2008 Опубликовано 8 сентября, 2008 · Жалоба Есть стандартное лекарство от алтеры : поставите на пин нулевой toggle rate. Большое спасибо! Сработало! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mse 0 8 сентября, 2008 Опубликовано 8 сентября, 2008 · Жалоба Зачем Сергея лишний раз беспокоить, без него можно поправить %) Есть стандартное лекарство от алтеры : поставите на пин нулевой toggle rate. qua.help Удачи !!! Блин...Никакой романтики! ;О) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LeonY 0 8 сентября, 2008 Опубликовано 8 сентября, 2008 · Жалоба Чегой-то я не понял... Вопрос о том как "обмануть" Quartus. Ну ОК - совет пришел. Ну а следующая проблема - как обмануть физику? Я имею ввиду следующее: банк 1 у Вас запитан от 2.5V (весь), и Вы ни минуты не сомневаясь подаете на вход сигнал питаемый 3.3V, амплитуда которого может быть, и, скорее всего, будет rail-to-rail, т.е. 3.3V (и даже выше за счет всяких overshoot). Да у Вас вход Cyclon-а благополучно вскоре погорит. И это не аргумент - "оно работает", оно будет работать месяц, год, 10 лет, а потом начнет дохнуть, или, если у Вас большая серийность, часть плат будет "работать", а часть - дохнуть, сразу или погодя, но будет - уж не сомневайтесь... Так что мой совет - ставьте или level convertor 3.3v to 2.5v, или меняйте кристалл на двух-с-половиной вольтовый. И еще одна неясность: от внешнего тактового генератора "внешнего" в каком смысле? На другой плате? Тогда Вы серьезно ищите прключения на собственную за...цу. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Leka 0 8 сентября, 2008 Опубликовано 8 сентября, 2008 · Жалоба ...банк ...запитан от 2.5V (весь), ...подаете на вход сигнал питаемый 3.3V... По даташиту Альтеры это допустимо для LVTTL и др. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
slog 0 9 сентября, 2008 Опубликовано 9 сентября, 2008 · Жалоба Вообщем да, ничего страшного в подаче 3.3в на 2.5в банк нет. Смотрим CycloneII device handbook, Section IV, раздел CycloneII I/O Banks, таблицу 10–4. Да и квартус ругается не на вольты, а на близость к дифференциальному сигналу. В том же даташите написано "Single-ended inputs can be no closer than four pads away from an LVDS I/O pad." Это сделано с целью сохранения приемлемого уровня шумов на Vccio. У меня вот ещё такая проблемка - этот LVTTL идёт на вход inclk0 PLL, а выход С2 этой PLL идёт наружу в виде LVDS. И квартусу это не нравится, выдаёт warning что у них различные стандарты. Вот такая фигня: Warning: Input clock pin "clk25_2" (feeds inclk port of enhanced PLL "pll:PLL_1|altpll:altpll_component|pll") and output pin "ADC1CLK" (the compensated clock output) have different I/O standards, 3.3-V LVTTL and LVDS Чем это чревато и как от этого Warning-a избавиться? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться