zuuuuk 0 25 августа, 2008 Опубликовано 25 августа, 2008 · Жалоба добрый день. подскажите плиз. я использую Active-HDL. мне бы хотелось подключить в проект нетЛист, а уже к ниму подключать свои модули. Подскажите, как это можно сделать? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
chds 0 25 августа, 2008 Опубликовано 25 августа, 2008 · Жалоба Нужно создать проект. Например схемотехнический. Подключить к проекту Ваш edif файл. АктивХДЛ загрузит его и создаст символ. Этот символ можно использовать как элемент схемы. Если нужно писать, например на VHDL, то создаете враппер, который описывает все сигналы (I/O) edif блока и имеет то же самое название, что и энтити edifа. Сам edif кладем еще в директорию Compil, что б система могла его найти и использовать при синтезе. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
zuuuuk 0 25 августа, 2008 Опубликовано 25 августа, 2008 · Жалоба Дело в том, что я к проекту подключаю файл .edf . и после компиляции он под нетлистом создает много файлов. какой из них верхнего уровня не могу понять. Опишите по подробнее, как символ создать этого нетлиста? И что такое враппер? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
zuuuuk 0 26 августа, 2008 Опубликовано 26 августа, 2008 (изменено) · Жалоба я понял в чем проблема. когда я создаю нетлист в симплифае и потом подключаю его к Active-HDL то под нетлистом отображаются не все entity, которые я исполюзую в проекте. Хотя их названия есть в тексте нетлиста. У когонибудь были такие проблемы? Изменено 26 августа, 2008 пользователем zuuuuk Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ssmokie 0 26 августа, 2008 Опубликовано 26 августа, 2008 · Жалоба а если не секрет, зачем подключать синтезированный Synplyfy'ем нет-лист к проекту??Что это дает? Он ведь не учитывает задержек реального кристалла. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
zuuuuk 0 26 августа, 2008 Опубликовано 26 августа, 2008 · Жалоба Проект состоит из 2х частей: -Логики -И процессора Поскольку процессор синтезируеться порядка 20 минут я решил сделать из него нетлист и к нему подключать VHDL код и потом тестировать и синтезировать. Поскольку удобнее работать в Active-HDL то весь проект я решил разместить там. Но нетлист этого процессора, по-моему, читается не правильно AHDL то вот исиху тут. Вот этот нетлист. Может кто посмотрит его Active-HDL е . 3mp.rar Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться