[oxota 0]

насколько я понял, SystemC проект можно разрабатывать в любом компиляторе с++, подключив библиотеки.

Я хочу делать это в MSVisualStudio.

Скачал "systemc-2.2.0.tgz - Core SystemC Language and Examples, Release 2.2 Status: Active; Maturity: Stable"

оп, кажется и это нашел, поспешил я с вопросами

Изменено 12 июля, 2008 пользователем oxota

[AMajor 0]

http://systemc.dax.ru - сайт, посвященный языку SystemC.

Изменено 27 июля, 2008 пользователем Антон_ВТ

[CaPpuCcino 0]

http://systemc.dax.ru - сайт, посвященный языку SystemC.

а без регистрации не пускают? или дело в выключенном ЯваСкрипте?

[libricon 0]

ну и дерьмо же этот сюстем си, после вхдл и верилога ...

 

вопрос, почему некоторые симуляторы требуют в конце export module и некторым симулятора на надо делать main и писать sc_start

 

 

Если ли у кого то ссылка на нормальный туториал по сюстем си?

буду очень признателен, эта книга from the ground тоже не очень хорошая ...

[cms 0]

ну и дерьмо же этот сюстем си, после вхдл и верилога ...

 

вопрос, почему некоторые симуляторы требуют в конце export module и некторым симулятора на надо делать main и писать sc_start

Если ли у кого то ссылка на нормальный туториал по сюстем си?

буду очень признателен, эта книга from the ground тоже не очень хорошая ...

 

Кирил, если еще есть возможность слезть с темы SystemC, слезайте и поворачивайтесь в сторону SystemVerilog. SystemC - тупиковый проект, которым все уже наигрались и избавились от начальных иллюзий о том, что если дать толпам С-программеров несколько дополнительных классов для cycle-accurate описания, то они тут же начнут лабать чипы и тест-бенчи. В результате оказалось, что внешне знакомый язык - это совсем не главное в проектировании железа. A с точки зрения собственно процесса HDL-проектирования С/С++ совсем даже и не оптимальны.

К слову сказать, эти язык даже самим программерам порядком поднадоели. Разные классы задач опытные програмеры предпочитают решать наиболее подходящем в конкретном случае языком: C#, явой или скриптами, а не натягивать гандон на глобус.

 

Дискусси о SystemC закончились после появления в 2005 и широкого признания в 2006-2007 SystemVerilog'a. SV мощнее в части RTL синтеза чем Verilog и VHDL, он избавился от многих гиморных вещей HDL предыдущего поколения. Хорошо поддерживается всеми актуальными тулами.

 

При этом в верификационной части он мощнее C++. Синтаксически SV может все тоже, что и C++, вплоть до шаблонов, и при этом в него на уровне стандарта ввведены ассоциативные массивы и очереди, семафоры и мейл-боксы, рандом-генераторы, ассершены и коверадж-чекеры.

 

Т.е. если вам просто что-нить поучить, то SystemC сойдет. А если надо чтоб еще и с пользой - то читайте IEEE 1800-2007. Стандарт написан на редкость хорошо и ясно. Это лучшая книга по SV, которую я видел.

 

Digitally yours,

cms

[libricon 0]

Спасибо за ответ.

 

Мне надо лабу сделать, история такова,

Надо сделать контролле лифта на 3 языках...

сначала я делал на вхдл, долго мучался, т.к до этого вообще не был с этим знаком... сделал, потом на верилоге, помучался ( кстати, мне вхдл больше понравился, незнаб почему, я аду посматрел, тоже ничаво такая ... ) теперь надо сделать на сюстем си...

 

и ... 3 недели я искал способ как бы мне сюстем си на компе поставить, модел сим надо крякать, в итоге крякнул, а ему надо переписывать код, я и не очень догоняю почему да и как... остановился сейчас на актив хдл, но там тоже свои приблуды... ексопртировать модули надо, иначе ругается....

 

вообще я в шоке, попал же, препод может и хороший, для него это все элементарно, но преподовать не умеет совсем, на лекция просто в сон клонит......

 

мда... ребята, прошу помощи, не написать ... (хотя на верилоге есть проект , может можно как то его на си перевести? )

а помочь разобрался, я не втыкаю как вообще писать на этом сюстем си

[cms 0]

кому надо переписывать код и почему не срослось с моделсимом?

 

 

 

Спасибо за ответ.

 

Мне надо лабу сделать, история такова,

Надо сделать контролле лифта на 3 языках...

сначала я делал на вхдл, долго мучался, т.к до этого вообще не был с этим знаком... сделал, потом на верилоге, помучался ( кстати, мне вхдл больше понравился, незнаб почему, я аду посматрел, тоже ничаво такая ... ) теперь надо сделать на сюстем си...

 

и ... 3 недели я искал способ как бы мне сюстем си на компе поставить, модел сим надо крякать, в итоге крякнул, а ему надо переписывать код, я и не очень догоняю почему да и как... остановился сейчас на актив хдл, но там тоже свои приблуды... ексопртировать модули надо, иначе ругается....

 

вообще я в шоке, попал же, препод может и хороший, для него это все элементарно, но преподовать не умеет совсем, на лекция просто в сон клонит......

 

мда... ребята, прошу помощи, не написать ... (хотя на верилоге есть проект , может можно как то его на си перевести? )

а помочь разобрался, я не втыкаю как вообще писать на этом сюстем си

[libricon 0]

модел сим просит заменять там main на SC_MAIN

там целвй список, а т.к я очень плохо понимаю какой конструктор что делает мне вообще не удается переделать пример мультиплектора, чтобы его модел сим проглатил

 

 

 

 

PS! Это только у меня, когда делаешь БЫСТРЫЙ ОТВЕТ и жмешь ответить порой просто открывается другой сайт, вот сейсчас какой то сайт знакомств открылся :07:

[Yra 4]

Полезно почитать

[libricon 0]

интересное чтиво, спасибо

[Des333 0]

 А если надо чтоб еще и с пользой - то читайте IEEE 1800-2007. Стандарт написан на редкость хорошо и ясно. Это лучшая книга по SV, которую я видел.

 

 

Если не сложно, вышлите, пожалуйста, на [email protected]

 

А то никак не могу найти, приходится довольствоваться SV 3.1a LRM  :)

 

 

Заранее спасибо!

Изменено 11 апреля, 2009 пользователем des333

[Yra 4]

Кирил, если еще есть возможность слезть с темы SystemC, слезайте и поворачивайтесь в сторону SystemVerilog. SystemC - тупиковый проект, которым все уже наигрались и избавились от начальных иллюзий о том, что если дать толпам С-программеров несколько дополнительных классов для cycle-accurate описания, то они тут же начнут лабать чипы и тест-бенчи. В результате оказалось, что внешне знакомый язык - это совсем не главное в проектировании железа. A с точки зрения собственно процесса HDL-проектирования С/С++ совсем даже и не оптимальны.

К слову сказать, эти язык даже самим программерам порядком поднадоели. Разные классы задач опытные програмеры предпочитают решать наиболее подходящем в конкретном случае языком: C#, явой или скриптами, а не натягивать гандон на глобус.

+1

ftp://ftp.electronix.ru/upload/Books/Syst...temC-Primer.pdf

 

ну не лежит у меня душа к нему... Тем более rtl и тест-векторы пишу не верилоге... Всё познаётся в сравнении... Какие среды есть под SystemVerilog IEEE 1800-2007 желательно бесплатные (типа может IVerilog). Если моделсим то какой версии? Рекомендации по настройке окружения к такой среде. Примеры может имеются (полосовой фильтр, модель гауссовского шума и др..)