[RHnd 0]

Сложилась такая ситуация - надо было срочно осваивать fpga и делать проект, времени на фундаментальное изучение не было. Взял статью по верилогу с этого форума, прочитал, потыкался, почитал форум, поразбирался в исходниках и примерах альтеры - вроде, освоил верилог на начальном уровне. Начальном, но достаточном, чтоб решить поставленные задачи. Однако настолько начальном, что конструкции языка, относящиеся к верификации, а не синтезу - практически не знаю (ну, например, работа с файлами, да и много чего еще). Стыдно сказать, до сих пор не владею generate. Ну, вообщем, понятно. :)

Сейчас же появилось определенное свободное время - ждем железо для отладки. Вот думаю, на что его потратить? С одной стороны, много тут читал про СВ - хочется посмотреть, потыкаться, поразбираться. С другой стороны, фундамента таки не хватает. :( Что посоветуете, чем сейчас заняться? Прочесть того же Полякова, дабы осовоить нормально верилог и хотя бы научиться читать код на vhdl, или же сразу брать материалы по СВ и осваивать его?

[CaPpuCcino 0]

мдя, чего-то хочу, а кого не знаю...

сходите лучше с друзями пива попейте, или девушку в кино сводите.

если есть где применять СистемВерилог изучайте его, тем более что Верилог это его подмножество. но раз уж вы не знаете с какой стороны подходить к верификации, этот пробел нужно восполнять в срочном порядке, поэтому совместите приятное с полезным и почитайте Яника Бергерона Writing Testbenches with SystemVerilog(она есть в кладовке).

[cms 0]

Мне понравилась книга Stuart Sutherland "SystemVerilog for design" - написанная собственно разработчиками основы SystemVerilog (SUPERLOG). Эта книга дает целостное понимание SV, объясняет задумку его создателей. Книга предполагает у читателя знание Verilog и опыта проектирования, не останавливаясь на элементарных вопросах, но это я думаю не помешает. Чтобы полноценно работать на SV рекомендую прочитать эту книгу. Она есть в кладовкe/upload/DOCs

[sun_fpga 0]

Несколько схожая ситуация, но так сказать, решение принято изучать сперва верилог, потом вашдэл. Пока читаю статьи Емца. Но тут такая проблема, к примеру пишу некоторые примеры из статьи в квартус а на выходе получаю черный ящик. Какой бы подобрать верилог-симулятор чтобы посмотреть выполнение примеров показанных в статье? (написав 2+2 получить 4, а не черный ящик). Написано, что можно применять модельсим или верилог XL. Но к модельсиму пока доступа нет, а про верилог иксэл, еще не смотрел. У системверилога есть, какой нибудь верилог-симулятор? Короче хочется начать изучение верилога исходя из того, что это язык программирования, а не средство синтеза цифровых схем.

[ilyxa 0]

Несколько схожая ситуация, но так сказать, решение принято изучать сперва верилог, потом вашдэл. Пока читаю статьи Емца. Но тут такая проблема, к примеру пишу некоторые примеры из статьи в квартус а на выходе получаю черный ящик. Какой бы подобрать верилог-симулятор чтобы посмотреть выполнение примеров показанных в статье? (написав 2+2 получить 4, а не черный ящик). Написано, что можно применять модельсим или верилог XL. Но к модельсиму пока доступа нет, а про верилог иксэл, еще не смотрел. У системверилога есть, какой нибудь верилог-симулятор? Короче хочется начать изучение верилога исходя из того, что это язык программирования, а не средство синтеза цифровых схем.

 

Самый простой симулятор ALDEC, проще и быстрее не придумаешь, кроме того содержит кучу хелпа и готовые корки, которые можешь сам подправить.

[cms 0]

У системверилога есть, какой нибудь верилог-симулятор? Короче хочется начать изучение верилога исходя из того, что это язык программирования, а не средство синтеза цифровых схем.

 

SystemVerilog симулируется QuestaSim. Есть в кладовке. А изучать verilog исходя из того, что это язык програмирования не получится. Потому что это язык для синтеза цифровых схем.

 

Если хотите изучать язык программирования с понятиями времени и пространства - то это SystemC.

[sun_fpga 0]

А изучать verilog исходя из того, что это язык програмирования не получится.

 

Да конечно ведь verilog - "hardware description language". Но ведь по форуму много раз встречал, что в квартусе та или иная конструкция на верилоге не синтезируется (язык описания цифровых схем), но сам верилог ошибок в данной конструкции не видет (язык программирования). Или чего то пропустил, не то понял?

[iosifk 3]

Да конечно ведь verilog - "hardware description language". Но ведь по форуму много раз встречал, что в квартусе та или иная конструкция на верилоге не синтезируется (язык описания цифровых схем), но сам верилог ошибок в данной конструкции не видет (язык программирования). Или чего то пропустил, не то понял?

Есть понятие СИНТЕЗИРУЕМАЯ конструкция, а есть НЕ синтезируемая. Квартус хочет сделать Вам размещение в кристалле, поэтому несинтезируемые конструкции он не понимает. Кроме того, могут быть проблемы, если пытаться сделать какие либо фокусы, которые не поддерживаются архитектурой чипа. Например внутренние трехстабильные шины. И т.д.

[CaPpuCcino 0]

Да конечно ведь verilog - "hardware description language". Но ведь по форуму много раз встречал, что в квартусе та или иная конструкция на верилоге не синтезируется (язык описания цифровых схем), но сам верилог ошибок в данной конструкции не видет (язык программирования). Или чего то пропустил, не то понял?

ну, можно говорить что Верилог - язык программирования, но очень осторожно с оговоркой, что это язык программирования ПЛИС или язык программирования верификационных программ или моделей, но кроме ПЛИС существуют ещё и полузаказные ИС, которые тоже проектируют с использованием ХДЛ-ев, а динамически программируемых соединений там нет. так что всё-таки корректней говорить о языке описания (программиррования как написания последовательно исполняемого кода тут нет)