avesat 0 23 января, 2008 Опубликовано 23 января, 2008 · Жалоба Эти файлы "расплодил" EDK9.2 для себя, т.к ваш проект был создан в версии 7.1. Почему он сделал это через версию 8.1 это уже вопрос к разработчикам. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
POVRU 0 20 февраля, 2008 Опубликовано 20 февраля, 2008 · Жалоба Я не совсем начинающий. То есть совсем не начинающий, но сначала сидел в Max+II, потом в QuartusII в режиме Max+ (есть там такая галочка волшебная). Поменял работу и щас надо осваивать ISE Foundation 9.2i. Понял почти все, кроме одного: как добиться наличия клока в симуляторе? Вопрос возможно глупый, но я тот клок прописал в .ucf, как глобальный, определил его параметры, а вSimulatorBehavor вместо него Z состояние. Чего я делаю не так? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Beby 4 21 февраля, 2008 Опубликовано 21 февраля, 2008 · Жалоба Поменял работу и щас надо осваивать ISE Foundation 9.2i. Понял почти все, кроме одного: как добиться наличия клока в симуляторе? Вопрос возможно глупый, но я тот клок прописал в .ucf, как глобальный, определил его параметры, а вSimulatorBehavor вместо него Z состояние. Чего я делаю не так? В ucf (User Constraint File) прописываются constraint'ы (т.е. ограничения), Вы туда могли прописать только параметры clock'а которые должен соблюсти синтезатор и компилятор. Для симуляции Вам надо сделать TestBench, в нем задать желаемые воздействия и потом моделировать. Ну а как для начинающего с Xilinx ISE, могу посоветовать Вам заглянуть в %xilinx%\doc\usenglish\books - тут вы найдете много полезной документации. В частонсти, настоятельно рекомендую прочитать cgd.pdf (Constraints Guide) и xst.pdf (если Вы пользуетесь Xilinx синтезатором). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
POVRU 0 21 февраля, 2008 Опубликовано 21 февраля, 2008 (изменено) · Жалоба Еще глупый вопрос, а где находится TestBench? Привык к симулятору Мах+ , там воздействие можно подать прямо на пин. Изменено 21 февраля, 2008 пользователем PVL Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
POVRU 0 21 февраля, 2008 Опубликовано 21 февраля, 2008 (изменено) · Жалоба Все разобрался, спасибо огроменное! Просто принцип разработки совершенно иной. Хотя потенциал явно выше. Изменено 21 февраля, 2008 пользователем PVL Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
POVRU 0 22 февраля, 2008 Опубликовано 22 февраля, 2008 · Жалоба Следом за симулятором и распиновкой в Xilinx Foundation 9.2, стал пытаться делать проекты побольше (типа умножение, деление), где без шин уже никак. Объясните мне дураку, как параллельную шину разбить на порты или наоборот собрать порты в шину? А то уже сижу в отделе и крою матом этот ,на мой взгляд, кривой схематик. Хорошо что вокруг бывшие вояки и спокойно на это реагируют :smile3046: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
o-henry 0 22 февраля, 2008 Опубликовано 22 февраля, 2008 · Жалоба стал пытаться делать проекты побольше Чем больше будут проекты, тем чаще придется крыть матом ... кривой схематик. Переходите на языковое описание. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
POVRU 0 22 февраля, 2008 Опубликовано 22 февраля, 2008 · Жалоба Чем больше будут проекты, тем чаще придется Переходите на языковое описание. Я потом другим этого передать не смогу. Они только схиматик признают. Им HDL - ругательное слово из трех букв. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
zherdiy 0 28 февраля, 2008 Опубликовано 28 февраля, 2008 · Жалоба Я потом другим этого передать не смогу. Они только схиматик признают. Им HDL - ругательное слово из трех букв. Если я правильно понял, то нет ничего проще. У вас есть шина, вы ставите на нее элемент Bus Tap и к другому концу этого элемента крепите провод (Wire). Если шина имеет обозначение, например, bus(7:0), то провода к нему должны иметь вид bus(0) ... bus(7). Иногда нужно, чтобы выводы шины выводились на разномастные устройства и Xilinx выдает сообщение об ошибке. В этом случае необходимо ставить промежуточный буфер между одиночным шинным проводом bus(0) и последующим выводом. И не нужно переходить на языковое описание. Есть програмисты, а есть (как я) электронщики. Одним проще програмировать, а другим - собирать схему из элементов. И в одном и в другом случае можно делать сложные проекты. Вот теперь дуюсь на разработчиков Xilinx, которые убрали блочный конструктор процессора Microblaze в EDK9.1. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
nachinayuschiy 0 30 ноября, 2008 Опубликовано 30 ноября, 2008 · Жалоба Здравствуйте. Я новичек. Работаю с платой "Spartan3e Starter KIT". Использую Xilinx ISE 8.2i. Необходимо написать самую простейшую кору. Например просто один регистр, с помощью которого будем светить и тушить светодиоды. Можете написать по-пунктам , что нужно сделать для этого (где что написать, потом в каком файле подключить и т.д.)? Если уже есть где почитать, тыкните носом, а то ищу-ищу а найти не могу :( Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vik0 0 1 декабря, 2008 Опубликовано 1 декабря, 2008 · Жалоба Если уже есть где почитать, тыкните носом, а то ищу-ищу а найти не могу :( Запускаете ISE, далее меню Help->Tutorials->ISE Quick Start и читаете. Расписано все по шагам. Пардон, ступил.. (понедельник, однако :() Вопрос видимо относится к EDK. Если так, то: http://www.xilinx.com/support/documentatio...MB_Tutorial.pdf , стр. 14 и далее. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться