[Pavel81 0]

А лекарства для Xilinx ISE 9.1i ещё не придумали, а то уж очень интересен там пункт Help-Update Softvare Control Configuration... :rolleyes:

[Oldring 0]

В Осле начал светиться какой-то файл размером 2.62 ГБ...

 

ed2k://|file|ISE_9.1i_DVD.iso|2815961088|946CCC11354CE0CA59AFD9AE33D13E95|/

 

Один дохлый источник и уже исчез...

[Beby 4]

Пожалуйста дайте ссылочку на Xilinx ISE 9.1 (можно и на сайте Xilinx, но ссылочку на сам файл)

[DmitryMS 0]

Пожалуйста дайте ссылочку на Xilinx ISE 9.1 (можно и на сайте Xilinx, но ссылочку на сам файл)

С сайта можно скачать WebPACK и особых проблем со скачиванием нет. Регистрируйся и в перед. В принципе его хватает, если не лезть на виртексы и старшие спартаны. В последних версиях, если я не ошибаюсь, Xilinx не возражал даже против связки WEBPack - EDK. Если нужна полная версия - обращайся к официальным представителям - проси у них Evaluation версию. С неофициального разговора - это полная версия, все зависит от ключика. Будет ключик от полной - все будет шелковисто.

[Flanker 0]

Поздравляю всех. Не далее как вчера 28.02.07 Xilinx выложил Service Pack 2 для ISE9.1i.

Уважаемые, кто-нибудь может прокоментировать стабильность работы ISE9.1i с SP1 или SP2.

Стоит ли мне писать обоснование для моего руководства о необходимости его покупки или обойтись ISE8.2i+SP3.

Очень уж заманчиво выглядит раздельный выпуск SP для Win32 и Win64. Глядишь windriver для win64

появился.

Заранее всем спасибо.

[DmitryMS 0]

Поздравляю всех. Не далее как вчера 28.02.07 Xilinx выложил Service Pack 2 для ISE9.1i.

Уважаемые, кто-нибудь может прокоментировать стабильность работы ISE9.1i с SP1 или SP2.

Стоит ли мне писать обоснование для моего руководства о необходимости его покупки или обойтись ISE8.2i+SP3.

Очень уж заманчиво выглядит раздельный выпуск SP для Win32 и Win64. Глядишь windriver для win64

появился.

Заранее всем спасибо.

В 9.1 уже есть 64 драйвера. Я правда еще не пробовал на работоспособность. В inf есть упоминания.

[RobFPGA 27]

Приветствую!

 

Попробовал вот вчера 9.1sp2 . Вернее сказать хотел попробовать.

Небольшой проект под Spartan3 400.

Последовательность - ActivHDL(verilog) -> Synplify(EDIF) ->ISE

Мне так и не удалось его прогнать через 9.1 . Затык сразу же при Translate:

 

NgdBuild:973 - The BUFE symbol 'U3/U11/Dou_t_0[7]' is not supported in the

spartan3 architecture

 

Примитив BUFE Synnplify вставляет на мою просьбу сделать внутреннею двунаправленную шину.

 

В 7 и 8 версии это проблем не вызывало. (помойму даже 9.1 webpack на это не жаловался)

Что ж - ждем sp3 для SPartan3 :(

 

Удачи! Rob.

[Oldring 0]

Приветствую!

 

Попробовал вот вчера 9.1sp2 . Вернее сказать хотел попробовать.

Небольшой проект под Spartan3 400.

Последовательность - ActivHDL(verilog) -> Synplify(EDIF) ->ISE

Мне так и не удалось его прогнать через 9.1 . Затык сразу же при Translate:

 

NgdBuild:973 - The BUFE symbol 'U3/U11/Dou_t_0[7]' is not supported in the

spartan3 architecture

 

Примитив BUFE Synnplify вставляет на мою просьбу сделать внутреннею двунаправленную шину.

 

В 7 и 8 версии это проблем не вызывало. (помойму даже 9.1 webpack на это не жаловался)

Что ж - ждем sp3 для SPartan3 :(

 

Удачи! Rob.

 

Ну так ведь BUFE действительно нет в Spartan3. Как и внутренних двунаправленных шин. XST, например, заменяет внутренние двунаправленные шины деревьями мультиплексоров. Так что смотрите настройки синтезатора.

[RobFPGA 27]

Приветствую!

 

Внутренних BUFE действительно нет для Spartan3 Как и BUFT. Но это не мешало 7 и 8 ISE пиарить проект с BUFE и BUFT без всяких жалоб! Тем более если он их мапит на мультиплексоры. А 9 ругается на BUFE и нормально жует BUFT :-(.

 

Проект ведь нормально работает и в 7 и в 8 ISE без всяких изменениий! Да и нет в опциях Synplify (или я не нашел) параметров указывающих какие примитивы использовать для буферов. Задал ему тип чипа - Spartan3 он вроде сам умный (иногда правда уж слишком).

 

Успехов! Rob.

[Oldring 0]

Проект ведь нормально работает и в 7 и в 8 ISE без всяких изменениий! Да и нет в опциях Synplify (или я не нашел) параметров указывающих какие примитивы использовать для буферов. Задал ему тип чипа - Spartan3 он вроде сам умный (иногда правда уж слишком).

 

Может быть в 9.1 какую-нибудь ошибку исправили?

 

У Вас речь идет именно о BUFT, а не о OBUFT?

По логике вещей превращение тристабильных внутренних шин в мультиплексоры или в что другое - это задача именно синтезатора, а не дальнейших тулзов. Если в Library Guide написано, что такого компонента нет - то его нет, и если синтезатор его генертрует - это ошибка синтезатора.

[sazh 3]

Вполне допускаю, что преобразование внутренних буферов с тремя состояниями (при отсутствии в кристалле) в мультиплексоры - это задача синтезатора. Но как внутренние двунаправленные шины превратить в деревья мультиплексоров - для меня загадка.

[Oldring 0]

Вполне допускаю, что преобразование внутренних буферов с тремя состояниями (при отсутствии в кристалле) в мультиплексоры - это задача синтезатора. Но как внутренние двунаправленные шины превратить в деревья мультиплексоров - для меня загадка.

 

Синтезатору? Тривиально. Состояние внутри кристалла Z неинтересно, что будет при этом на шине никого не волнует. В остальные моменты времени шину драйвит ровно один драйвер, который выбирается одним активным сигналом разрешения выхода. Если несколько драйверов одновременно активны - также что будет на выходе совершенно неинтересно. Проще всего это реализовать через and/or, или or/and, но синтезаторы автоматом зачем-то превращают в приоритетный шифратор и мультиплексор, или последовательность двухвходовых мультиплексоров, которые после оптимизации сводятся к одному и тому же, хотя соблюдение приоритета драйверов - явно лишняя задача, требующая дополнительных ресурсов. В общем, я делал вручную - было лучше

 

Да, простите, это терминолонгия VHDL :)

[RobFPGA 27]

Приветствую!

 

Шина у меня однонаправленная. Данные от многих регистров идут на выход.

Symplify пытается при синтезе создать дерево мультиплексоров но ему не нравится что тристабильные буфера разбросаны по многим модуля. Поэтому он и вставляет примитивы BUFT и BUFE которые потом прекрасно преобразовывал ISE. А вручную вытягивать в топ четыре десятка выходов регисторв - кошмар .

 

Вобщем. Для Спартанов3 сижу пока на 8.2.

 

Уже с некоторой опаской жду какую ошибку в ISE исправят в SP3.

Надо попробовать прогнать порект для Virtex4. Вдруг они и там тоже какую-то ошибку исправили (и выяснится что у V4 самом деле нет внутренних умножителей) ;-) Надо быть готовым.

 

К стати - в базовом 9.1 из coregena поубирале некоторые корки.

В частности нет Ethernet контроллеров.

 

Удачи! Rob.

[Oldring 0]

Шина у меня однонаправленная. Данные от многих регистров идут на выход.

Symplify пытается при синтезе создать дерево мультиплексоров но ему не нравится что тристабильные буфера разбросаны по многим модуля. Поэтому он и вставляет примитивы BUFT и BUFE которые потом прекрасно преобразовывал ISE. А вручную вытягивать в топ четыре десятка выходов регисторв - кошмар .

 

Дело в том, что, судя по опциям ISE, заменой тристабильных шин занимается map, а, насколько я помню, Synplify запускает сразу par. Впрочем, я не большой специалист по Synplify - мне не нравилось, как он обращается с VHDL.

 

Задача вытаскивания выходов регистров наверх сильно упрощается, если каждый регистр выдает вместо 'Z' нуль, а когда активен - реальные данные. Тогда на каждом уровне выходы всех регистров можно объединять по OR. Если при этом написать свою функцию объединения по OR - при симуляции можно контролировать, что ровно один регистр активен в каждый момент на шине.

[sazh 3]

Это нельзя назвать проблемой пакета.

Выход модуля должен быть регистром. А обьединять модули по третьему состоянию только на верхнем уровне.

Тогда проект не привязан к внутренней структуре кристалла. В зависимости от того, есть у него внутренние буфера по третьему состоянию или нет, ругаться не будет. В худшем случае получите приоритетный мультиплекор.

А по большому счету маневр при проектировании. При необходимости добавляя модуль селектора адреса-данных, который легко описать на верхнем уровне уже без приоритетности оператором case.

Это съест любой синтезатор. Значит с переносимостью проблем тоже не будет. Не говоря уже о наглядности проекта.