lexus.mephi 0 12 декабря, 2006 Опубликовано 12 декабря, 2006 · Жалоба # ** Error: (vcom-7) Failed to open design unit file "interpolator_timesim.vhd" in read mode. ======================== Эта ошибка вылетает при попытке произвести временное моделирование! TestBench я использую тот же, что и для обычного моделирования! То что он не может открыть какой-то файл - это я понял, а вот что сделать чтоб он все-таки смог? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 4 12 декабря, 2006 Опубликовано 12 декабря, 2006 · Жалоба а при функц.моделировании все ок?! или нет? предположение: русские буквы или пробелы в пути к файлу?! если вызываете из Xilinx - то глядите файл *юfdo - в нем сценарий, генерируемый ISE при вызове молельсима. Сличайте строчки касаемые указаний файлов при разных режимах моделирования Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lexus.mephi 0 12 декабря, 2006 Опубликовано 12 декабря, 2006 · Жалоба Вот еще одна ошибка, которая не уходит! # ** Error: (vsim-SDF-3250) interpolator_timesim.sdf(0): Failed to find INSTANCE '/UUT'. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lexus.mephi 0 12 декабря, 2006 Опубликовано 12 декабря, 2006 · Жалоба И вот самый финиш! FATAL_ERROR:Bitgen:Bs_Bitgen.c:344:1.11.12.14.2.1 - Caught an exception in PahDesignLoader while opening "system_of_sensors.ncd" Process will terminate. To resolve this error, please consult the Answers Database and other online resources at http://support.xilinx.com. If you need further assistance, please open a Webcase by clicking on the "WebCase" link at http://support.xilinx.com ================== Проект загублен (( Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 222 12 декабря, 2006 Опубликовано 12 декабря, 2006 · Жалоба Вот еще одна ошибка, которая не уходит! # ** Error: (vsim-SDF-3250) interpolator_timesim.sdf(0): Failed to find INSTANCE '/UUT'. Советую поизучать User's Manual на ModelSim. Почитать про ключики командной строки для vsim, в особенности про использование .sdf-файлов. Если что-то будет непонятно - задать вопросы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flanker 0 12 декабря, 2006 Опубликовано 12 декабря, 2006 · Жалоба Скорее всего это глюк софта. Попробуйте пересобрать проект в новой папке. Судя по сообщению "Failed to find INSTANCE '/UUT'" MSim не видит тестируемый файл (компонент). Если создавать тестовый файл через мастер, то метка UUT присваивается именно тестируемым файлам (компонентам). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 222 12 декабря, 2006 Опубликовано 12 декабря, 2006 · Жалоба Судя по сообщению "Failed to find INSTANCE '/UUT'" MSim не видит тестируемый файл (компонент). Если создавать тестовый файл через мастер, то метка UUT присваивается именно тестируемым файлам (компонентам). Дело не в наличии тестируемого файла, а в его содержимом. Подсказка: UUT расшифровывается как Unit Under Test, т.е. в данном случае это тестируемый модуль, который должен быть инстанцирован (должна быть его INSTANCE) в тестбенче и иметь имя UUT. ModelSim не находит этот экземпляр сущьности, о чем и заявляет. Наиболее вероятная причина - неверно указан абсолютный путь к этой сущности (в терминах иерархии модулей проекта) при запуске vsim. Нужно разбираться с .do (.udo)-файлами. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sheh 0 14 декабря, 2006 Опубликовано 14 декабря, 2006 · Жалоба Вот еще одна ошибка, которая не уходит! # ** Error: (vsim-SDF-3250) interpolator_timesim.sdf(0): Failed to find INSTANCE '/UUT'. Какая версия ISE? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Gorby 6 14 декабря, 2006 Опубликовано 14 декабря, 2006 · Жалоба Вот еще одна ошибка, которая не уходит! # ** Error: (vsim-SDF-3250) interpolator_timesim.sdf(0): Failed to find INSTANCE '/UUT'. Эээ нескромный вопрос: а откуда в interpolator_timesim.sdf (который сгенерился в ходе разводки кристалла) взялось упоминание об INSTANCE '/UUT' ? Почему-то меня не удивляет, что его там не оказалось. (UUT - принято так именовать только в тест-бенче верхнего уровня). Задумайтесь над этим. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sheh 0 15 декабря, 2006 Опубликовано 15 декабря, 2006 · Жалоба Вот еще одна ошибка, которая не уходит! # ** Error: (vsim-SDF-3250) interpolator_timesim.sdf(0): Failed to find INSTANCE '/UUT'. Какая версия ISE? Сам спросил - сам отвечу. В 8,1 и 8,2 (без сервес паков) такой глюк проскакивает. Поставил 8,2 c 3им сервес паком и всё работает норм. .Есть мнение что это бага айса. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
BuTeK 0 1 февраля, 2007 Опубликовано 1 февраля, 2007 · Жалоба У меня выдает такую ошибку ** Error: (vsim-SDF-3250) D:/Kit/DDR/netgen/map/ddr_sdr_map.sdf(0): Failed to find INSTANCE '/UUT'. когда в настройках ISE 8.1.03i Simulation Model Target - VHDL А когда меняю настройку на Simulation Model Target - Verilog то ошибка пропадает и начинает строить графики, хотя это больше похоже что не ничего не строит.. почти по всем сигналам выдает не неопределенное состояние (U). Хотя в Post_Translate Simulatin всё сигналы показываются как надо. Нормально ли это? И стоит ли верить тому что показывает ModelSim при выборе Verilog? И если можно верить - куда пропадают мои сигналы? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jericho 0 6 февраля, 2007 Опубликовано 6 февраля, 2007 · Жалоба Тестбенч создан в ISE? На Verilog? Если так, то ISE в таких тестбенчах вставляет тестируемый компонент под имененм "uut", а в .sdf - файле он называется "UUT". Стоит только в тесте поправить и написать большими буквами UUT, как ошибка исчезает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
BuTeK 0 7 февраля, 2007 Опубликовано 7 февраля, 2007 · Жалоба Тестбенч создан в ISE? На Verilog? Если так, то ISE в таких тестбенчах вставляет тестируемый компонент под имененм "uut", а в .sdf - файле он называется "UUT". Стоит только в тесте поправить и написать большими буквами UUT, как ошибка исчезает. Тестбенч составлен в ручную и на VHDL! Почему меня это так и озадачило.. А где именно в тесте нужно править? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jericho 0 8 февраля, 2007 Опубликовано 8 февраля, 2007 · Жалоба Когда создается verilog test fixture в нем автоматически вставляется тестируемый компонент под имененм uut. А в .sdf файле компонент называется UUT. Идентификаторы в Verilog являются чувствительными к регистру (case-sensitive). Так что имена компонентов, прописанные в тесте и в .sdf-файле, моделсим видит как разные имена и выдает ошибку. в тесте нужно исправить "uut" на "UUT". Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться