[sazh 3]

Конечно же в чужой. Что касается Вас, спасибо за объяснение "двойного" назначения символа <=.

Читал и Бибило и Полякова, но это не сошлось. Но VHDL меня не прельщает. Что касается синтеза эт как из пушки по воробьям. Все в гудок уходит.

[Golikov 0]

Чего-то я не понял.

Здесь утверждают, что после процесса

process (in1, in2)
begin

    s1 <= in1 and in2;
    out1 <= s1;
    
end process;

 

out1 будет содержать новые значения. Но симулятор выдает как раз старое значение.

 

По моему там должно быть как раз старое значение. Ведь при наступлении события, инициирующий процесс, используются значения сигналов, соответствующих моменту наступления этого события.

 

Так что мне кажется,что Golikov A и andrew_b в данном случае не правы.

 

 

наверное действительно не прав. Я вот почитав понял что вообще не разбираюсь:)

 

про последовательный и параллельные,

что если в процессе написать операторы, то

a<=b

c<=a

и

c<=a

a<=b

даст разные результаты? Кошмар какой, а я так верил в параллельность...

 

а насчет нового и старого, я тоже пихнул в ИСЕ код, синтезировал и поглядел РТЛ, там был просто проводок от ина на оут. И я прям не знаю что там новое что там старое значение. Вы что хотите сказать что в схеме

 

process (b,c)

begin

a<=b and c;

end process;

 

у вас на а будет старое значение анда, б и ц? что за бред, что есть старое значение? я даже не знаю в чем я теперь не прав, это уже просто безсмыслиться. Тупая комбинаторная схема, да у нее нет вообще старого и нового значения!!!

[sazh 3]

To Titus

Наверно нужно все же отделить моделирование процессов, механизмы воспроизведения модельного времени от синтезабельного подмножества языка для синтеза той или иной принципиальной схемы.

Что касется синтезабельных описаний, это все есть (например у xilinx тот же xst.pdf). Это позволяет получит одну и ту же схемную реализацию на любом синтезаторе.